【Verilog】 3-8译码器

功能：

实现3-8译码

Verilog代码：

//行为级设计
`timescale 1ns / 1psmodule decoder3_8_01(en, addr, y);input [2:0] en, addr;output [7:0] y;reg [7:0] y;always@(addr or en)beginif(!en[2]) y<=8'b0000_0000;else if(en[1]) y<=8'b0000_0000;else if(en[0]) y<=8'b0000_0000;elsebegincase(addr)3'b000: y <= 8'b00000001;3'b001: y <= 8'b00000010;3'b010: y <= 8'b00000100;3'b011: y <= 8'b00001000;3'b100: y <= 8'b00010000;3'b101: y <= 8'b00100000;3'b110: y <= 8'b01000000;3'b111: y <= 8'b10000000;endcaseendend
endmodule//数据流级设计
`timescale 1ns / 1psmodule decoder3_8_02(en, addr, y);input[2:0] en, addr;output[7:0] y;wire[7:0] y;wire w;assign w = ~en[0] & ~en[1] & en[2];assign y[0] = w & ~addr[0] & ~addr[1] & ~addr[2];assign y[1] = w & addr[0]  & ~addr[1] & ~addr[2];assign y[2] = w & ~addr[0] & addr[1]  & ~addr[2];assign y[3] = w & addr[0]  & addr[1]  & ~addr[2];assign y[4] = w & ~addr[0] & ~addr[1] &  addr[2];assign y[5] = w & addr[0]  & ~addr[1] &  addr[2];assign y[6] = w & ~addr[0] & addr[1]  &  addr[2];assign y[7] = w & addr[0]  & addr[1]  &  addr[2];endmodule//门级设计
`timescale 1ns / 1psmodule decoder3_8_03(en, addr, y);input[2:0] en, addr;output[7:0] y;wire[7:0] y;wire n0, n1, n;wire[2:0] abar;not (n0, en[0]);not (n1, en[1]);and (n, n0, n1, en[2]);not (abar[0], addr[0]);not (abar[1], addr[1]);not (abar[2], addr[2]);and (y[0], n, abar[0], abar[1], abar[2]);and (y[1], n, addr[0], abar[1], abar[2]);and (y[2], n, abar[0], addr[1], abar[2]);and (y[3], n, addr[0], addr[1], abar[2]);and (y[4], n, abar[0], abar[1], addr[2]);and (y[5], n, addr[0], abar[1], addr[2]);and (y[6], n, abar[0], addr[1], addr[2]);and (y[7], n, addr[0], addr[1], addr[2]);endmodule

测试代码：

initial beginen[0]=0; en[1]=0; en[2]=1;addr = 3'b000;// Wait 100 ns for global reset to finish#100;addr = 3'b001;#100;addr = 3'b010;#100;addr = 3'b011;#100;addr = 3'b100;#100;addr = 3'b101;#100;addr = 3'b110;#100;addr = 3'b111;end

效果演示：

【Verilog】 3-8译码器相关推荐

2-2 Verilog 7 段译码器（静态显示）
使用工具:Xilinx ISE 14.7 7段译码器主要是由七段译码管组成,通过控制各个译码管的开与关达到显示出16进制数的16个数.实现过程和3-8译码器差不多,主要是构建一个真值表作为map,然后 ...
verilog——74HC4511七段显示译码器
Verilog--74HC4511七段译码器 74HC4511的仿真设计思路采用行为级建模,根据74HC4511的功能表编程即可. 代码实现设计模块 //filename:74HC4511.v ...
hnu 模型机组合部件的实现（一）
Verilog代码: 译码器 module decoder ( input en, input [7:0] ir, output reg mova,movb,movc,add,sub,and1,not ...
【原创】组合逻辑电路详解、实现及其应用
作者:造就狂野青春本文为明德扬原创及录用文章,转载请注明出处! 一. 什么是组合逻辑电路? 在数字电路中,根据逻辑功能的不同,我们可以将数字电路分成两大类,一类叫做组合逻辑电路.另一类叫做时序逻辑电 ...
Verilog HDL语言设计实现过程赋值+译码器
完成课本例题6.11.6.12,进行综合和仿真(功能仿真),查看综合和仿真结果,整理入实验报告. 6.11 module shiyan21(in,clk,out1,out2); input clk,i ...
Verilog代码实例化的简单理解(以38译码器为例)
在这之前,简单先总结一下这段时间对Verilog(硬件描述)和C(软件)的区别.在openhw论坛中看到这样一句话:一个例化调用就相当于一个电路,你用if语句,有时候要综合出这个电路有时候又不要综合出 ...
电信院创新创业实践二 FPGA Verilog vivado 数码显示管显示译码器
一.实验目的用case语句设计一个显示译码器,并学习如何在EGO1实验板上使用7段数码管显示数字.要求数码管显示一个数字为学号(如2016****100)最后一位(如0). 二.实验仪器计算机(安 ...
（147）Verilog编程：使用3-8译码器实现全减器
(147)Verilog编程:使用3-8译码器实现全减器 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)Verilog编程:使用3-8译码器实现全减器: 5)结束语. ...
译码器设计——Verilog HDL语言
译码器设计任务描述相关知识 3线-8线译码器的功能 always语句事件时序控制 case语句编程要求源代码任务描述设计一个3线-8线译码器.运用Verilog HDL进行设计,完善译码 ...

【Verilog】 3-8译码器

功能：

Verilog代码：

测试代码：

效果演示：

【Verilog】 3-8译码器相关推荐

最新文章

热门文章