hnu 模型机组合部件的实现(一)
Verilog代码:
译码器
module decoder (
input en,
input [7:0] ir,
output reg mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,jc,in1,out1,nop,halt);
parameter yes=1'b1,no=1'b0;
always @(*) begin{mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,jc,in1,out1,nop,halt} = no;begincase (ir[7:4])4'b1100 : beginif(ir[3:2]==2'b11) movb=en&yes;else if(ir[1:0]==2'b11) movc=en&yes;else mova=en&yes;end 4'b1001 : beginadd=en&yes;end4'b0110 : beginsub=en&yes;end4'b1011 : beginand1=en&yes;end4'b0101 : beginnot1=en&yes;end4'b1010 : beginif(ir[1:0]==2'b00) rsr=en&yes;else if(ir[1:0]==2'b11) rsl=en&yes;//else begin endend4'b0011 : beginif(ir[3:0]==4'b0000) jmp=en&yes;else if(ir[3:0]==4'b0001) jz=en&yes;else if(ir[3:0]==4'b0010) jc=en&yes;//else begin endend4'b0010 : beginin1=en&yes;end4'b0100 : beginout1=en&yes;end4'b0111 : beginif(ir[3:0]==4'b0000) nop=en&yes;//else begin end;end4'b1000 : beginif(ir[3:0]==4'b0000) halt=en&yes;//else begin end;enddefault: begin endendcaseend
end
endmodule
alu
module alu (input m,input [3:0] s,input [7:0] a,b,output reg[7:0] t,output reg cf,zf
);
reg [8:0] middle;
parameter yes=1'b1,no=1'b0;
always @(*)
beginif (m==1) begincase (s)4'b1001:beginmiddle=a+b;cf=middle[8:8];t=middle[7:0];if(t==8'b0000_0000)beginzf=1;endelse beginzf=0;endend4'b0110:beginmiddle=b+9'b100_000_000;middle=middle-a;cf=~middle[8:8];t=middle[7:0];if(t==8'b0000_0000)beginzf=1;endelse beginzf=0;endend4'b1011:begint=a&b;end4'b0101:begint=~b;end4'b1010:begint=b;end4'b0100:begint=b;enddefault:begint=8'b0000_0000;end endcaseendelse beginif(s==4'b1100) begint=a;endelse beginendend
end
endmodule
alu代码有同学和我说有问题,不过我验收的时候是没有问题的,可能这个代码某些地方有些小问题。
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