使用工具：Xilinx ISE 14.7

7段译码器主要是由七段译码管组成，通过控制各个译码管的开与关达到显示出16进制数的16个数。实现过程和3-8译码器差不多，主要是构建一个真值表作为map，然后一一对应就行了，代码如下：

module code(
<span style="white-space:pre"> </span>input wire [3:0] in,<span style="white-space:pre">            </span>//输入的数字
<span style="white-space:pre"> </span>output reg [6:0] led,<span style="white-space:pre">       </span>//7段译码管的映射
<span style="white-space:pre"> </span>output reg [3:0] en<span style="white-space:pre">         </span>//显示数字的位置，比如7为3'b111那么在前三位都显示7);<span style="white-space:pre">    </span>
always @ (*)case(in)4'b0000: begin
<span style="white-space:pre">                     </span>led = 7'b1000000; en = 4'b1110;<span style="white-space:pre"> </span>//0
<span style="white-space:pre">                     </span>end4'b0001: begin
<span style="white-space:pre">                     </span>led = 7'b1111001; en = 4'b1110;<span style="white-space:pre"> </span>//1
<span style="white-space:pre">                     </span>end4'b0010: begin
<span style="white-space:pre">                     </span>led = 7'b0100100; en = 4'b1101;<span style="white-space:pre"> </span>//2
<span style="white-space:pre">                     </span>end
<span style="white-space:pre">     </span>  4'b0011: begin
<span style="white-space:pre">                     </span>led = 7'b0110000; en = 4'b1100;<span style="white-space:pre"> </span>//3
<span style="white-space:pre">                     </span>end4'b0100: begin
<span style="white-space:pre">                     </span>led = 7'b0011001; en = 4'b1011;<span style="white-space:pre"> </span>//4
<span style="white-space:pre">                     </span>end4'b0101: begin
<span style="white-space:pre">                     </span>led = 7'b0010010; en = 4'b1010;<span style="white-space:pre"> </span>//5
<span style="white-space:pre">                     </span>end4'b0110: begin
<span style="white-space:pre">                     </span>led = 7'b0000010; en = 4'b1001;<span style="white-space:pre"> </span>//6
<span style="white-space:pre">                     </span>end4'b0111: begin
<span style="white-space:pre">                     </span>led = 7'b1111000; en = 4'b1000;<span style="white-space:pre"> </span>//7
<span style="white-space:pre">                     </span>end
<span style="white-space:pre">     </span>  4'b1000: begin
<span style="white-space:pre">                     </span>led = 7'b0000000; en = 4'b0111;<span style="white-space:pre"> </span>//8
<span style="white-space:pre">                     </span>end4'b1001: begin
<span style="white-space:pre">                     </span>led = 7'b0010000; en = 4'b0110;<span style="white-space:pre"> </span>//9
<span style="white-space:pre">                     </span>end4'b1010: begin
<span style="white-space:pre">                     </span>led = 7'b0001000; en = 4'b0101;<span style="white-space:pre"> </span>//A
<span style="white-space:pre">                     </span>end4'b1011: begin
<span style="white-space:pre">                     </span>led = 7'b0000011; en = 4'b0100;<span style="white-space:pre"> </span>//b
<span style="white-space:pre">                     </span>end4'b1100: begin
<span style="white-space:pre">                     </span>led = 7'b1000110; en = 4'b0011;<span style="white-space:pre"> </span>//C
<span style="white-space:pre">                     </span>end4'b1101: begin
<span style="white-space:pre">                     </span>led = 7'b0100001; en = 4'b0010;<span style="white-space:pre"> </span>//d
<span style="white-space:pre">                     </span>end4'b1110: begin
<span style="white-space:pre">                     </span>led = 7'b0000110; en = 4'b0001;<span style="white-space:pre"> </span>//E
<span style="white-space:pre">                     </span>end4'b1111: begin
<span style="white-space:pre">                     </span>led = 7'b0001110; en = 4'b0000;<span style="white-space:pre"> </span>//F
<span style="white-space:pre">                     </span>endendcaseendmodule

测试文件：

`timescale 1ns / 1ps// Company:
// Engineer:
//
// Create Date:   16:20:01 11/06/2014
// Design Name:   code
// Module Name:   C:/Documents and Settings/LAB2/test.v
// Project Name:  LAB2
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: code
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// module test;// Inputsreg [3:0] in;// Outputswire [6:0] led;wire [3:0] en;// Instantiate the Unit Under Test (UUT)code uut (.in(in), .led(led), .en(en));initial begin// Initialize Inputsin = 0;// Wait 100 ns for global reset to finish#50;in = 2;#50;in = 3;#50;in = 4;#50;in = 5;#50;in = 6;#50;in = 7;#50;in = 8;#50;in = 9;#50;in = 10;#50;in = 11;#50;in = 12;#50;in = 13;#50;in = 14;#50;in = 15;#50;// Add stimulus hereendendmodule

仿真结果：

很难看懂是吧，在这里附上开发板的实际效果图与引脚文件的编写（我用的是NEXYS 3 ——Spartan6  XC6LX16-CS324开发板）

NET "in[3]" LOC = "T5";
NET "in[2]" LOC = "V8";
NET "in[1]" LOC = "U8";
NET "in[0]" LOC = "N8";NET "en[3]" LOC = "P17";
NET "en[2]" LOC = "P18";
NET "en[1]" LOC = "N15";
NET "en[0]" LOC = "N16";NET "led[6]" LOC = "L14";
NET "led[5]" LOC = "N14";
NET "led[4]" LOC = "M14";
NET "led[3]" LOC = "U18";
NET "led[2]" LOC = "U17";
NET "led[1]" LOC = "T18";
NET "led[0]" LOC = "T17";

效果图如下（以7的显示为例）：


注意：在控制7段译码管时0表示亮，1表示灭

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