指令译码器

module no2(input en,input[7:0] ins,output  reg mova, movb, movc,add , sub , and1,not1, rsr , rsl ,jmp , jz  , jc  ,inl , outl, nop ,halt
);
always@(en,ins)
begin
{mova, movb, movc, add, sub, and1, not1, rsr, rsl, jmp, jz, jc, inl, outl, nop, halt} = 0;
{mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,jc,inl,outl,nop,halt}=0;mova = (ins[7:4] == 4'b1100) && (ins[3:2]!=2'b11) && (ins[1:0]!=2'b11);movb = (ins[7:4] == 4'b1100) && (ins[3:2]==2'b11);movc = (ins[7:4] == 4'b1100) && (ins[1:0]==2'b11);add   = (ins[7:4] == 4'b1001);sub   = (ins[7:4] == 4'b0110);and1  = (ins[7:4] == 4'b1011);not1  = (ins[7:4] == 4'b0101);rsr = (ins[7:4] == 4'b1010) && (ins[1:0]==2'b00);rsl = (ins[7:4] == 4'b1010) && (ins[1:0]==2'b11);jmp = (ins == 8'b00110000);jz  = (ins == 8'b00110001);jc  = (ins == 8'b00110010);inl  = (ins[7:4] == 4'b0010);outl = (ins[7:4] == 4'b0100);nop  = (ins == 8'b01110000);halt = (ins == 8'b10000000);
end
endmodule

控制信号产生逻辑

module con_signal(mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,z,jc,c,in1,out1,nop,halt,ir,sm,reg_ra,reg_rb,madd,alu_s,pc_ld,pc_inc,reg_we,ram_xl,ram_dl,alu_m,shi_fbus,shi_flbus,shi_frbus,ir_ld,cf_en,zf_en,sm_en,in_en,out_en);input mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,z,jc,c,in1,out1,nop,halt,sm;
input [7:0] ir;
output pc_ld,pc_inc,reg_we,ram_xl,ram_dl,alu_m,shi_fbus,shi_flbus,shi_frbus,ir_ld,cf_en,zf_en,sm_en,in_en,out_en;
output [1:0] reg_ra,reg_rb,madd;
output [3:0] alu_s;reg pc_ld,pc_inc,reg_we,ram_xl,ram_dl,alu_m,shi_fbus,shi_flbus,shi_frbus,ir_ld,cf_en,zf_en,sm_en,in_en,out_en;
reg [1:0] reg_ra,reg_rb,madd;
reg [3:0] alu_s;always @(mova,movb,movc,add,sub,and1,not1,rsr,rsl,jmp,jz,z,jc,c,in1,out1,nop,halt,ir,sm)
beginreg_ra = ir[1:0];reg_rb = ir[3:2];madd = 2'b00;alu_s = 4'b0000;pc_ld = 1'b0;pc_inc = 1'b0;reg_we = 1'b0;ram_xl = 1'b0;ram_dl = 1'b0;alu_m = 1'b0;shi_fbus = 1'b0;shi_flbus = 1'b0;shi_frbus = 1'b0;ir_ld = 1'b0;cf_en = 1'b0;zf_en = 1'b0;sm_en = 1'b0;in_en = 1'b0;out_en = 1'b0;if(sm == 1'b1)begin//DLram_dl = movc | jmp | (jz&z) | (jc&c);  //XLram_xl = movb;                            //MADDmadd = {movb,movc};  //LD_PCpc_ld = jmp | (jz&z) | (jc&c);            //IN_PCpc_inc = (jz == 1'b1&&z == 1'b0)|(jc == 1'b1&&c == 1'b0);    //LD_IR//ir_ld = sm;                            //F_BUSshi_fbus = add | sub | and1 | not1 | out1 | mova | movb ; //FL_BUS  shi_flbus = rsl;                        //FR_BUSshi_frbus = rsr;                        //Malu_m = add | sub | and1 | not1 | rsr | rsl | out1 ;    //alu_s=ir[7:4];//S        if(add == 1'b1) alu_s = 4'b1001;                            else if(sub == 1'b1) alu_s = 4'b0110;else if(and1 == 1'b1) alu_s = 4'b1011;else if(not1 == 1'b1) alu_s = 4'b0101;else if(rsr == 1'b1 ||rsl ==1'b1) alu_s = 4'b1010;else if(out1 == 1'b1) alu_s = 4'b0100;else if(mova == 1'b1||movb == 1'b1) alu_s = 4'b1100;// /WEreg_we = out1 | movb | jmp | jz | jc | halt|nop;                    //RAA//if(add == 1'b1||sub == 1'b1||and1 == 1'b1||mova == 1'b1||movb == 1'b1) reg_ra = ir[1:0];//RWBA//if(add == 1'b1||sub == 1'b1||and1 == 1'b1||not1 == 1'b1||rsr ==1'b1||rsl == 1'b1||in1 == 1'b1||out1 == 1'b1||mova == 1'b1||movc == 1'b1) reg_rb = ir[3:2];//CF_ENcf_en = add | sub | rsr | rsl;       //ZF_EN    zf_en = add | sub;                    //SM_EN    sm_en = ~halt;                        //IN_EN    in_en = in1;                        //OUT_EN    out_en = out1;                            endelse //quzhibegin  ram_dl = 1'b1;  //DLpc_inc = 1'b1;  //IN_PCir_ld = 1'b1;   //LD_IRreg_we = 1'b1;  // /WEsm_en = 1'b1;   //SM_ENend
end
endmodule

SM

module SM1(input clk,sm_en,output reg sm
);
always@(negedge clk)
beginif(sm_en==1)begin sm<=~sm;end
end
endmodule

IR指令寄存器

module IR(
input clk,ir_id,
input [7:0] d,
output reg [7:0] ir
);
always@(negedge clk)
begin if(ir_id==1)beginir<=d;end
end
endmodule

八重3-1选择器又名多路选择器

module select831(
input wire [7:0] a,b,c,
input wire [1:0] madd,
output reg [7:0] y
);
always@(a,b,c,madd)begin y=8'b00000000;case(madd)2'b00: y=a;2'b01: y=b;2'b10: y=c;default: y=a;endcaseend
endmodule

PC计数器

module PC(
input clk,pc_id,pc_inc,
input [7:0] a,
output  [7:0] add
);
reg [7:0] temp=8'b00000000;
always@(negedge clk)
beginif(pc_inc==1 && pc_id==0)begintemp<=temp+1'b1;endif(pc_inc==0 && pc_id==1)begintemp<=a;end
endassign add=temp;
endmodule

reg_group寄存器

module reg_group(input wire clk,we,input wire [1:0] raa,rwba,input wire [7:0] i,output reg [7:0] s,d,output reg [7:0] a,b,c);
initial c=8'b10000000;
always @(raa or a or b or c)
begincase(raa)2'b00: s=a;2'b01: s=b;2'b10: s=c;default: s=c;endcase
endalways @(rwba or a or b or c) begincase(rwba)2'b00: d=a;2'b01: d=b;2'b10: d=c;default: d=c;endcase
endalways @(negedge clk) beginif(~we) begincase(rwba)2'b00: a<=i;2'b01: b<=i;2'b10: c<=i;endcaseend
end
endmodule

ALU运算器

module alu1(input wire m,
input wire [3:0] s,
input wire[7:0] a,
input wire[7:0] b,
output reg [7:0] t,
output reg cf,zf);
always@(m,s,a,b)
beginif(m==1) begincase(s)4'b1001:begin{cf,t}=a+b;if(t==8'b00000000)zf=1;else zf=0;end4'b0110:begin{cf,t}=b-a;if(t==8'b00000000)zf=1;else zf=0;end4'b1011:begint=a&b;cf=0;zf=0;end4'b0101:begint=~b;cf=0;zf=0;end//4'b1100:// begin//     t=a;//     cf=0;//        zf=0;//    end4'b1010: begint=b;cf=0;zf=0;end4'b0100:begint=b;cf=0;zf=0;enddefault:begint=8'b00000000;cf=0;zf=0;endendcaseendelsebegint=a;cf=0;zf=0;end//else//begin//  t=8'b00000000;//  cf=0;//    zf=0;//endendendmodule

结果分析及结论：

ADD R1，R2 （R1）+（R2）→ R1 1001 R1 R2

SUB R1，R2 （R1）-（R2）→ R1 0110 R1 R2

OR R1，R2 （R1）∨（R2）→ R1 1011 R1 R2

NOT R1 /（R1）→ R1 0101 R1 XX

NOT R2 /（R2）→ R2 1100 XX R2

RSR R1 （R1）循环右移一位→ R1 1010 R1 00

RSL R1 （R1）循环左移一位→ R1 1010 R1 11

0~10ns

s=1001，执行相加操作，结果为 00000001+11111111，有进位，cf=1,和为零，zf=1

10~20ns 和 20`30ns

s=1001，执行相加操作，结果为 00000001+00000001，无进位，cf=0,和不为零，zf=0

30~40ns

s=1001，执行相加操作，结果为 00000000+00000000，无进位，cf=0,和为零，zf=1

40~50ns

s=0110，执行相减操作，结果为 00000000-00000001，有借位，cf=1,差不为零，zf=0

50~60ns

s=0110，执行相减操作，结果为 00000011-00000001，无借位，cf=0,差不为零，zf=0

60~70ns

s=0110，执行相减操作，结果为 00000011-00000011，无借位，cf=0,差为零，zf=1

70~90ns 同理为上述两种情况

90~110ns

S=1011,a&b 操作，结果正确，cf 和 zf 无影响，都为 0

120~130ns

s=0101，执行 NOT 操作，输入 b=00000000 的结果为 11111111

130~140ns

S=1100，执行 NOT 操作，输入 a=00001100 的结果为 11110011

s=1110，执行 OR 操作，结果为 11111111

s=1010，执行移位操作，结果为 10101011：移位有专门的部件，这里要求输出输入的原值

结论：各个模块正确，功能实现正常

移位逻辑

module logic_yi_wei(
input wire [7:0] a,
input wire fbus,flbus,frbus,
output reg cf,
output reg [7:0] w
);
always @(a or fbus or flbus or frbus) begincf=1'b0;w=8'b00000000;if(fbus==1 && flbus==0 &&frbus==0)w=a;else if(fbus==0 && flbus==1 &&frbus==0) beginw={a[6:0],a[7]};cf=a[7];endelse if(fbus==0 && flbus==0 &&frbus==1) beginw={a[0],a[7:1]};cf=a[0];endelse if(fbus==0 && flbus==0 && frbus==0)beginw=8'bZZZZZZZZ;endend
endmodule

PSW

module PSW(
input clk,cf_en,zf_en,cf,zf,
output reg c,z
);always@(negedge clk)
beginif(cf_en==1)beginc<=cf;endif(zf_en==1)beginz<=zf;end
end
endmodule

引脚分配下板子

指令解析：

0 ： JMP 04H (00110000 00000100) (30H 04H)

4: IN A (00100000) (20H)

A=10000011(83H) （注： A 中的 83H 是由外部输入的）

5: MOVC B (11000111)(C7H)

1 ） C 中存放 10000000(80H) ，在通用寄存器组对 C 初始化的值

2 ）在 RAM 的 10000000 （

128 ）单元存放 10000011 （ 83H ）

6: SUB A,B (01100001)(61H)

A=00000000(00H), Z=1

7: JZ 10H (00110001 00010000) (31H 10H)

9: HALT(10000000)

16: NOT A (01010000)(50H)

A=11111111(FFH)

AND A,C (10110010)(B2H)

A=10000000(80H)

ADD A,B (10010001)(91H)

A=00000011(03H),C=1

JC 18H (00110010 00011000)(32H 18H)

24: NOP (01110000) (70H)

RSR A (10100000) (A0H)

A=10000001(81H)

MOV B,A (11000100) (C4H)

B=10000001(81H)

RSL B (10100111) (A7H)

B=00000011(03H)

OUT B (01000100) (44H)

输出为 00000011 （ 03H ）

JMP 00000000 （ 00110000 00000000 ） (30H 00H)

操作过程：

C 初始化为 10000000 ，

RAM 的 10000000 单元存放 1000001 （ 1 83H ）

, 如果外部输入 10000011 ，

那么 JZ 和 JC 都跳转成功，执行输出 OUT B ，输出为 00000011 （ 03H ），如果改变外部输入，使其不为 10000011 ，那么 JZ 不成功，实现停机 HALT 。

有三组输出信号，分别是 bus_out ， data_out ， reg_out

两个输入信号，分别是 clk 时钟信号，还有 bus_in 总线输入

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