Verilog实现表决器

设计方案

module test(in,sum);
parameter count=2;
input wire [2*count:0] in;
output reg sum;
reg [7:0] mysum;
integer i;
always@(*)
beginmysum=0;for(i=0;i<=2*count;i=i+1)mysum=mysum+in[i];if(mysum>count)sum=1'b1;elsesum=1'b0;
end
endmodule

仿真测试

`timescale 1ns/1ns
module test_tb();
parameter count=2;
reg [2*count:0] in;
wire sum;
test i1(in,sum);initial
beginrepeat(100)beginin={$random}%(2**(count+1));#10;end$stop;
end
endmodule

结果分析

当变量为2时，即总人数为5人

如图中黄色标记表示，当有两人通过时，最后sum为0，即最终表决结果失败；

当有三人通过时，最后sum为1，即最终表决为通过。

当变量为4时，即总人数为9人

如图中黄色标记表示，当有三人通过时，最后sum为0，即最终表决结果失败；

当有五人通过时，最后sum为1，即最终表决为通过。

Verilog实现表决器相关推荐

verilog多数表决器
fpga学习的第一个工程出现的问题 ModelSim打开已建立过的工程 File -> Open 在弹出的窗口中,文件类型选.mpf 然后路径指到工程所在文件夹,选择建立的.mpf文件即可 m ...
【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器
前言:本章内容主要是演示Vivado下利用Verilog语言进行电路设计.仿真.综合和下载的示例:表决器(三人表决器). 功能特性: 采用 Xilinx Artix-7 XC7A35T芯片配置方式 ...
google账号登录第三方平台实现
一.准备工作 1.开通google账号进入开发者后台:https://console.cloud.google.com/welcome image.png 2.进入凭据-API和服务中 image. ...
（73）FPGA面试题-Verilog实现5人表决器
1.1 FPGA面试题-Verilog实现5人表决器 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)FPGA面试题-Verilog实现5人表决器: 5)结束语. 1.1 ...
Verilog多种方式实现三人表决器
查找表LUT 本质上是RAM,一个6输入的LUT中包括6为地址线的64*1的RAM,6输入的LUT有64中输出结果,将64中结果存储下来,可以根据不同的地址输入查找处相应输出结果. LUT实现6输入与 ...
基于modelsim的十个Verilog入门试验程序（1）（7人表决器+算术逻辑单元）—程序+测试代码+波形+结果分析
内容实验一:7人表决器的设计实验二:算数逻辑单元的设计实验三:JK触发器的设计实验四:环形计数器的设计实验五:顺序排列的设计实验六:二进制除法器的设计实验七:数字显示频率计的设计实验八 ...
verilog之十人表决器
功能描述:这是一个十个裁判表决的电路,基本功能:每个裁判输入1:同意:0:不同意. 按照少数服从多数的原则,输出情况除了通过.不通过或待定等状态. module first(a1,a2,a3,a4,a ...
基于modelsim的十个Verilog入门试验程序（2）（JK触发器+环形计数器）—程序+测试代码+波形+结果分析
内容实验一:7人表决器的设计实验二:算数逻辑单元的设计实验三:JK触发器的设计实验四:环形计数器的设计实验五:顺序排列的设计实验六:二进制除法器的设计实验七:数字显示频率计的设计实验八 ...
三人表决电路——Verilog HDL语言
三人表决电路任务描述相关知识逻辑原理三人表决器真值表编程要求源代码任务描述根据所学的组合逻辑及数字电路的知识完成三人表决电路的设计,实现少数服从多数的表决规则,根据逻辑真值表和逻辑表达 ...

Verilog实现表决器

Verilog实现表决器相关推荐

最新文章

热门文章