【 FPGA 】FIR 滤波器之固定分数率重采样滤波器

FIR滤波器，它以固定的分数比率P/Q实现数据流的重采样，其中P和Q均为整数，最高可达64，可用于Systolic Multiply-Accumulate（SMAC）架构。

In Figure 3-34, the operation of an interpolation filter with interpolation rate P=5 is contrasted conceptually with the operation of a fixed fractional rate filter with rate P/Q=5/3.

在图3-34中，插值速率P = 5的插值滤波器的操作在概念上与速率P / Q = 5/3的固定分数速率滤波器的操作形成对比。

The normal (integer rate) interpolator passes the input sample to all P phases and then produces an output from each of the phase arms of the polyphase filter structure. In the fractional rate version, the output is taken from a phase arm which varies according to a stepping sequence with step size Q.

正常（整数速率）内插器将输入样本传递到所有P相，然后从多相滤波器结构的每个相臂产生输出。在分数速率版本中，输出取自相臂，该相臂根据具有步长Q的步进顺序而变化。

Figure 3-35 shows a similar conceptual method for implementing fractional rate decimators. The integer decimation rate for the left-hand diagram is Q=5, while the fractional-rate shown on the right is P/Q=3/5.

图3-35显示了用于实现分数速率抽取器的类似概念方法。左侧图的整数抽取率为Q = 5，而右侧所示的分数率为P / Q = 3/5。

The integer rate decimator passes the input samples in sequence to each of the Q phase arms in turn, with the data being shifted through the filter, and the output is generated from the summation of the outputs from each phase arm of the polyphase filter. For the fractional rate implementation, the filter passes the input samples to phases in a stepping sequence based on a step size of P, with zero samples being placed into the skipped phases. The summation across the various phase arms remains the same, but is based on fewer
actual calculations. The implementation details differ somewhat from these conceptual illustrations, but the resulting behavior of the filter is the same. Symmetry is not currently exploited when using the fractional rate structures.

整数速率抽取器依次将输入样本传递给每个Q相臂，数据通过滤波器移位，并且输出由多相滤波器的每个相臂的输出求和产生。对于分数速率实现，滤波器基于步长P将输入样本传递到步进序列中的相位，其中零样本被置于跳过的相位中。不同相臂的总和保持不变，但是基于较少的实际计算。实现细节与这些概念图略有不同，但过滤器的结果行为是相同的。使用分数率结构时，目前尚未使用对称性。

暂时先这样记，理解深刻了在修改。国庆了，我也要回家了，最近写不了博文，加紧时间把FIR滤波器的这部分内容搞搞，先记下来，再慢慢理解。

【 FPGA 】FIR 滤波器之固定分数率重采样滤波器相关推荐

【 FPGA 】FIR 滤波器之多相插值器（Polyphase Interpolator）
上篇博文:[ FPGA ]FIR 滤波器之多相抽取器(Polyphase Decimator),这篇博文和它有点类似,为多相插值器. 多相插值滤波器将一组 N 个原滤波器系数 ,映射为P个多相子滤波器 ...
【 FPGA 】FIR 滤波器之内插 FIR 滤波器（Interpolated FIR Filter）
内插 FIR 滤波器简写为 IFIR 滤波器,英文名为:Interpolated FIR Filter 内插 FIR 滤波器和传统的 FIR 滤波器有类似的结构,唯一的区别就是将单位延迟替换为了 k ...
【 FPGA 】FIR滤波器之 Hilbert 变换的实现
上篇博文:半带 FIR 滤波器(Half-band FIR Filter) 希尔伯特变换在数字通信系统中有很多种使用方式.理想的希尔伯特变换为正频率提供90度的相移,为负频率提供-90度的相移. 希尔 ...
【 FPGA 】FIR 滤波器之半带抽取器（Half-band Decimator）
之前有篇博文讲了半带FIR滤波器:半带FIR滤波器其幅频响应如下: 脉冲响应如下: 而今天所要讲的是半带抽取器,半带抽取器是一个多相滤波器,它嵌入了输入信号的2- 1下采样.图3-30显示了结构. ...
【 FPGA 】FIR 滤波器之Single-rate FIR滤波器的系数数据（Filter Coefficient Data）
首先要明确什么是单速率 FIR 滤波器? The basic FIR filter core is a single-rate (input sample rate = output sample r ...
【 FPGA 】FIR 滤波器之滤波器的系数数据（Filter Coefficient Data）
Filter Coefficient Data 滤波器系数使用扩展名为.coe的系数文件提供给FIR编译器. 这是一个ASCII文本文件,带有单行标题,用于定义用于系数数据的数字表示的基数,后跟系数值 ...
【 FPGA 】FIR 滤波器之半带插值器（Half-band Interpolator）
上篇博文讲了半带抽取器,趁热打铁,这篇博文讲半带插值器:这种对应关系不止此一例,之前的博文:多相抽取器与多相插值器,也是这一类关系. 正如半带抽取器是更一般的多相抽取滤波器的优化版本一样,半带插值器是 ...
【 FPGA 】FIR滤波器之多个系数集问题以及使用非整数实数的系数规范问题
多个系数集对于多系数过滤器,单个.coe文件用于指定系数集. 每个系数集应附加到前一组系数. 例如,如果设计了一个2系数集,10抽头对称滤波器, 系数集#0为:coefdata = -1,-2,-3 ...
【 FPGA 】FIR 滤波器之多相抽取器（Polyphase Decimator）
多项抽取滤波器的基本原理:根据等式3-1,将一组N个原型滤波器系数映射到M个多相子滤波器中,映射关系如下: 图3-26显示了多相抽取滤波器选项,它实现了计算效率高的M-to-1多相抽取滤波器. 如上图 ...

【 FPGA 】FIR 滤波器之固定分数率重采样滤波器

【 FPGA 】FIR 滤波器之固定分数率重采样滤波器相关推荐

最新文章

热门文章