常用时序逻辑电路模块 《计算机结构与 及逻辑设计》课件.ppt

* ② 用反馈清0法实现模6计数 Q3Q2Q1Q0 & 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CP VCC VCC Q0 Q1 Q2 Q3 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 CP FB * ③ 利用进位信号反馈置数法实现模6计数 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 1 Q0 Q1 Q2 Q2 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 CP FB * 整体清0或整体置数 先将K片N模计数器按常规级联方法构成模为NK(NK>M>NK-1)的计数器 再用反馈清0、反馈置数等方法构成模M的计数器 多片级联 将M分解成多个因数的乘积，再将构成的模为这些因数的计数器级联 先级联，再整体反馈清0或整体反馈置数 M>N * & D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CP VCC CR D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD例：用两片74161构成模35计数器 * 分解后再级联 将M分解为两个(或多个)因数的乘积，且每个因数皆小于N 用两片或(多片)计数器构成等于这些因数的计数器 将这些计数器级联起来 & & D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CP VCC D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CR Ⅰ Ⅱ * CPⅠ LDⅠ QⅠ0 QⅠ1 QⅠ2 QⅠ3 0 CPⅡ FBⅠ QⅡ0 QⅡ1 QⅡ2 QⅡ3 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 LDⅡ * 计数器用作寄存器和移位寄存器 D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CR LD CP 1 0 1 DR * 4. 异步计数器 各个触发器的时钟不是统一的，有些触发器的时钟是其它触发器 输出，甚至是某些触发器以及其它信号通过门网络的输出 D1 C1 Q0 CP D1 C1 Q1 D1 C1 Q2 D1 C1 Q3 * CP Q0 Q1 Q2 Q3 Q0 Q1 Q2 CP1 CP2 CP3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q0 Q1 Q2 Q3 CP * 利用74161设计一个余3BCD码十进制计数器 & D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CP VCC 1 1 74161 & * 计数器74193构成如下电路，试分析该电路的逻辑功能 CP 1 LD 1D G2 1,3+ M1 CTR4 3CT=0 2CT=15 CPU CPD CR D0 D1 D2 D3 Q0 Q1 Q2 Q3 1,2- G3 R QCC QCB * §3.5 含中规模集成电路的时序逻辑电路分析 计数器、寄存器存储单元 译码器、数据选择器组合逻辑电路 * (1)作出与计数器、移位寄存器等模块的状态有关的 组合逻辑电路真值表； (2)作出计数器、移位寄存器等模块本身的状态图； (3)将对应的组合输出填到状态图上构成完整的状态图。 * 例：电路图如下所示，列出电路的状态转换关系(设初始状态为0110)，写出F的输出序列 CP CR M0 Q1 Q2 Q3 Q4 M1 DSR 74194 DSL CR EN 0 2 G 0 7 0 1 2 3 4 5 6 7 F MUX 1 * 例：74161和74151构成如下电路，试求输出序列Z EN 0 2 G 0 7 0 1 2 3 4 5 6 7 Z MUX D0 D1 D2 D3 EN CI Q0 Q1 Q2 Q3 CO CR LD CP VCC 1 1 0 1 0 1 1 1 * 例：分析下图所示电路图，画出其状态图 CP DSR D0 Q0 Q1 Q2 Q3 SH/LD CR D1 D2 D3 VCC D0 D1 D2 D3