4选1多路选择器

这道题用组合逻辑，sel选择信号的状态已经给出，可以通过case语法，sel为不同值的时候，输出选择不同，代码如下：

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//reg [1:0] mux_out_reg;//定义一个寄存器用来放输入always@(*)begincase(sel)2'b10:mux_out_reg=d1;2'b01:mux_out_reg=d2;2'b00:mux_out_reg=d3;2'b11:mux_out_reg=d0;default:mux_out_reg=d0;endcaseendassign mux_out=mux_out_reg;//*************code***********//
endmodule

异步复位的串联T触发器

这个题首先需要明确T触发器的特点，就是输出为输入的翻转（关于各种触发器可以看着这篇：(1条消息) （数电）各种触发器汇总——FPGA八股文（1）_居安士的博客-CSDN博客）

题目中所谓“串联”，就是把第一个T触发器的输出作为下一个触发器的输入，具体代码如下：

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q
);
//*************code***********//reg q0;//定义中间变量q0always@(posedge clk or negedge rst)beginif(!rst)begin//rst低电平复位q0<=1'd0;endelse if(data)begin//T触发器即为翻转触发器q0<=~q0;endelse beginq0<=q0;endendalways@(posedge clk or negedge rst)beginif(!rst)beginq<=1'd0;endelse if(q0)begin//T触发器即为翻转触发器q<=~q;endelse beginq<=q;endend//*************code***********//
endmodule

奇偶校验

奇偶校验：指的是一个数的二进制有多少个1，奇数个1结果为1，偶数个1结果为0

比如9的二进制为4'b1001，1的个数为偶数2，奇偶校验就应该为0

奇偶校验最方便的实现方法就是用异或符^（相异为1，相同为0），叫一个数每一位自己进行异或，不管有多少个数，只要1的个数和0不同（1个数为奇数），结果就会输出为1

`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);
//*************code***********//
wire check_temp;//定义一个异或结果assign check_temp=^bus;//按位异或，可以检测二进制数字个数是奇数还是偶数
assign  check=sel ? check_temp:~check_temp;//sel为1输出check_temp，否则输出~check_temp//*************code***********//
endmodule

还有一些常见的单目运算实现的功能：

检验一个数是否全为1：结果=&data； data不含0才会结果=1

检验一个数是否全为0：结果=|data； data不含1才会结果=0

移位拼接乘法

根据波形图，d的第3个输出6只持续了一个周期，但是输出依然为4个数，所以每个数输入之后都要先寄存，之后我们乘1、3、7、8，都使用这个寄存的数，而不是用当前d的值

`timescale 1ns/1ns
module multi_sel(
input [7:0]d ,
input clk,
input rst,
output reg input_grant,
output reg [10:0]out
);
//*************code***********//reg [1:0] cnt;//设置计数器记乘法运算数的个数always@(posedge clk or negedge rst)beginif(~rst)begincnt<=2'd0;          endelse begincnt<=cnt+2'd1; //0~3一共4个数endendreg [7:0] d_reg;//d的寄存器always@(posedge clk or negedge rst )beginif(~rst)beginout<=11'd0;d_reg<=8'd0;input_grant<=1'd0;endelse begincase(cnt)2'b00:begin//乘1  d_reg<=d;out<=d;input_grant<=1'd1;end2'b01:begin//乘3out<=d_reg+(d_reg<<1);//乘2（左移1位）+1input_grant<=1'd0;end2'b10:begin//乘7out<=(d_reg<<1)+(d_reg<<2)+d_reg;//乘4+乘2+1input_grant<=1'd0;end2'b11:begin//乘8out<=(d_reg<<3);//乘8(左移3位)input_grant<=1'd0;end                   endcaseendend//*************code***********//
endmodule

乘2的次方的数，可以通过移位实现

不是2的次方的数，可以通过移位在进行加减运算

位拆分与运算

这个题目主要考察的是数据的位提取，想要提取一个数的某几位，data[高位：低位]

`timescale 1ns/1nsmodule data_cal(
input clk,
input rst,
input [15:0]d,
input [1:0]sel,output [4:0]out,
output validout
);
//*************code***********//reg [15:0]d_reg;//输入寄存器reg validout_reg;reg [4:0]out_reg;//赋值需要reg型，输出为wire型，所以需要自己加寄存器always@(posedge clk or negedge rst)beginif(~rst)beginout_reg<=5'd0;validout_reg<=1'd0;d_reg<=16'd0;endelse begincase(sel)2'b00:begind_reg<=d;out_reg<=5'd0;validout_reg<=1'd0;end2'b01:beginout_reg<=d_reg[3:0]+d_reg[7:4];validout_reg<=1'd1;end2'b10:beginout_reg<=d_reg[3:0]+d_reg[11:8];validout_reg<=1'd1;end2'b11:beginout_reg<=d_reg[3:0]+d_reg[15:12];validout_reg<=1'd1;endendcaseendendassign out=out_reg;assign validout=validout_reg;
//*************code***********//
endmodule

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FPGA刷题P1：4选1多路选择器、异步复位的串联T触发器、奇偶校验、移位拼接乘法