小m序列的verilog实现

verilog实现及仿真

m_sequence.v(以x8+x4+x3+x2+1为例)：

module m_sequence(input              sclk,input              rst_n,output    wire            m_seq
);
parameter POLY = 8'b10001110;//由本原多项式得到reg [7:0]  shift_reg;always@(posedge sclk or negedge rst_n)
beginif(rst_n == 0)beginshift_reg <= 8'b11111111;//初值不可为全零endelse beginshift_reg[7] <=  (shift_reg[0] & POLY[7])^(shift_reg[1] & POLY[6])^(shift_reg[2] & POLY[5])^(shift_reg[3] & POLY[4])^(shift_reg[4] & POLY[3])^(shift_reg[5] & POLY[2])^(shift_reg[6] & POLY[1])^(shift_reg[7] & POLY[0]);shift_reg[6:0] <= shift_reg[7:1];                 end
endassign m_seq = shift_reg[0];endmodule

参考链接：m序列的原理以及verilog实现_何时立秋丷的博客-CSDN博客_verilog m序列

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