fpga如何约束走线_如何正确的约束时钟

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今天给大侠带来硬件设计中教你如何正确的约束时钟—Vivado优化到关键路径，话不多说，上货。

现在的硬件设计中，大量的时钟之间彼此相互连接是很典型的现象。为了保证Vivado优化到关键路径，我们必须要理解时钟之间是如何相互作用，也就是同步和异步时钟之间是如何联系。

同步时钟是彼此联系的时钟。例如，由MMCM(混合时钟管理单元)或PLL 生成的两个相同周期的时钟是典型的同步时钟。如果MMCM或PLL生成了不同周期的时钟，那么我们最好把他们当作异步时钟处理，需要用到相应的同步技术。

你可以通过运行report_clock_interaction生成报告，然后看报告中的“Path Req (WNS)”列、“Clock Pair Classification”列和 “Clock Pair Classification”列可以容易的辨别出同步时钟。下面是3个场景，你需要使用合适的时钟约束处理异步时钟之间的关系。

1、如果时钟互联报告有很多(或者一个)红色的"Timed (unsafe)" 或者还有桔色的"Partial False Path (unsafe)"方框，那你应该是没有正确地对异步时钟约束。如果你的设计中有大量的跨时钟域的异步时钟，那么你需要对那些时钟互联约束。

2、在时钟互联报告中看"Clock Pair Classification" 和 "Inter-Clock Constraints"这两列。如果时钟对类型是"No Common Clock" 或者 "No Common Period"或者Inter-clock约束显示"Timed (unsafe)"，就要把这种互联当作异步时钟。

3、如果“Path Requirement (WNS)”列显示时序非常紧，典型的是小于1ns，或者“Inter-Clock Constraints”列标记为时序“Unsafe”，或者“Partial False Path (unsafe)”，那么你需要把这种时钟互联看作异步时钟。

如果“WNS Path Requirement (ns)”这一列的值是合理的(>1 ns), 并且"Inter-Clock Constraints”是满足的，同时，“Clock Pair Classification”是“干净”的，那么这样的时钟互联可以被看作是同步的，你不需要添加任何时序约束。时序工具会自动的把那些路径当作同步路径处理。

END后续会持续更新，带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程，学习资源、项目资源、好文推荐等，希望大侠持续关注。大侠们，江湖偌大，继续闯荡，愿一切安好，有缘再见！往期推荐

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