fpga如何约束走线_FPGA中的CLOCK REGION和SLR是什么含义

上期内容：FPGA中的BEL, SITE, TILE是什么含义

由BEL到SITE再到TILE，具体内容可看上篇推文，那么TILE之上是什么呢？

CLOCKREGION不同类型的TILE按列排列构成了CLOCK REGION，如下图所示。实际上，考虑到时钟走线，每片FPGA都被分割为多个CLOCK REGION。CLOCK REGION包含多个TILE，而TILE又有SITE构成，SITE又有BEL构成，因此，已知CLOCK REGION可以很方便地找到其下的TILE、SITE和BEL。反过来，已知SITE或TILE，可以找到其所在的CLOCK REGION。但如果已知BEL，不能直接找到其所在的CLOCK REGION。如下图Tcl命令所示。

SLR

SLR(Super Logic Region)由多个CLOCK REGION构成。单die芯片只包含一个SLR；而多die芯片也就是SSI器件，则包含至少两个SLR。考虑到CLOCK REGION和TILE、SITE、BEL的关系，那么也可得到SLR与TILE、SITE以及BEL的关系，如下图所示。

在此基础上，我们可以得到BEL、SITE、TILE、CLOCK REGION和SLR在使用Tcl命令时之间的关系。如下图所示，图中A->B，表示已知A，可通过选项-of获取B，也就是-of A。至此，我们可以清楚地看到FPGA内部结构之间的关系，可用下图来表示。AI Engine到底是什么？

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