Multisim实现JK触发器时钟信号分频
JK触发器实现时钟信号分频
- 一. 元器件介绍
- 二. 原理分析
- 三. 仿真实验
一. 元器件介绍
这里用到的元器件有:
DIgital power
(VCC)数字电源DIGITAL-CLOCK
数字时钟- 逻辑分析仪(XLA)
74HC112N_4V
JK触发器芯片ground
数字地SPDT
单刀双掷开关
二. 原理分析
先来说说JK触发器的原理:
74HC112N_4V JK触发器芯片有七个引脚分别为J输入、K输入、Clock
时钟脉冲输入、Preset
输入、Clear
输入、Q\mathsf{Q}Q输出、Q‾\overline{\mathsf{Q}}Q输出
对应输入输出电平值:
J输入 | K输入 | Q\mathsf{Q}Q输出 | Q‾\overline{\mathsf{Q}}Q输出 |
---|---|---|---|
0 | 0 | NC | NC1 |
0 | 1 | 0 | 1 |
1 | 0 | 1 | 0 |
1 | 1 | Toggle | Toggle2 |
依据表格中JK输入输出值
分频器的原理:
- 根据时钟输入信号的
上升沿
(或下降沿
)触发一次的时间为一周期(此处一周期为输入时钟脉冲的一周期),每变化一周期实现一次信号翻转(Toggle)
。 - 当时钟脉冲信号输入一次周期时,输出信号恰好完成一次翻转并在翻转后的一周期内保持不变,实现了将输入时钟脉冲的两个周期转变为输出的一个周期,最终实现分频。
- 要想实现实时翻转,需要保证JK输入端同时接高电平
且不会受到Preset
和Clear
的影响,需要将Preset
和Clear
同时接高电平(实验中Preset
和Clear
为低电平有效)
图中包括VCC
及其下方的四条蓝线表示J输入、K输入、Preset
输入、Clear
输入接入同一个高电平VCC
3红线为输入100HZ,占空比为50%的时钟脉冲
1深绿线为二分频
4浅红线为四分频
5紫线为八分频
6浅绿线为十六分频
图中74HC112N_4V JK触发器芯片为下降沿触发
将二分频输出信号作为下一个JK触发器时钟输入信号实现对二分频的分频即四分频以此类推…
三. 仿真实验
需要快速作图的小伙伴直接copy下方图片中的接线即可
以下图实现十六分频为例
仿真步骤:
- 将元器件全部摆放在白板上
- 根据接线原理将各元件接线
- 将输出信号逐个输出到逻辑分析仪上(根据需要分析的值输出)
- 观察输出的时钟脉冲信号
(1)查找所有元器件
方法如下:
此处以中文版为例:
- 全局查找:
调出'元器件'窗口->'数据库'选择主数据库->'组'选所有组->输入元器件名称或芯片名称->点击右侧确定即可创建(点击详情报告可以查看该元器件的主要参数)
以GROUND
为例
- 组间查找:
调出'元器件'窗口->'数据库'选择主数据库->'组'选择需要查找的原件组(根据元器件类型查找)->在所在的组中查找相应元器件
以GROUND
为例
GROUND
处在Sources
组下的POWER_SOURCES
系列中
(2)配置相关元器件
注意根据逻辑分析仪接受的信号频率选择合适的时钟脉冲频率
选择接受逻辑分析仪接受内部时钟频率为200HZ,数字时钟输出信号频率为100HZ,选择合适的时钟格数显示更多或更少的方波输出信号
双击元器件本身修改参数
(3)接线
将元器件全部导入后开始接线
将J输入、K输入、PRE‾\overline{\mathsf{PRE}}PRE输入、Clear‾\overline{\mathsf{Clear}}Clear输入接入同一个高电平VCC
CLK
接数字时钟
Clear可以添加接地端以停止分频
如图实现了简单的二分频
将输出接入逻辑分析仪显示如下
接着将输出接入下一个JK触发器时钟端CLK
如图实现了简单的四分频
将输出接入逻辑分析仪显示如下
同理将四个或者更多JK触发器组合在一起可以实现更多分频
总结:
1. 四输入端(J、K、~1PRE、~1CLR)输入为高电平
2. 显示易于分析的图像需要调节输入时钟频率参数、接受频率参数以及显示格数
3. 将二分频输出端接入下一个JK触发器作用分频输出四分频时钟信号,以此类推设计多分频触发器
4. 分频计算公式 | f’=f/2^n | T’=T*2^n |(n为用于分频的JK触发器个数)
希望能够帮到迷途之中的你,知识有限,如有学术错误请及时指正,感谢大家的阅读
(^^)/▽ ▽\(^^)
NC:No change,表示保持之前的输出信号不变 ↩︎
Toggle:翻转态,表示当前信号与之前信号相反 ↩︎
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