HDLBits状态机练习题目 water reservoir蓄水池控制器

Also include an active-high synchronous reset that resets the state machine to a state equivalent to if the water level had been low for a long time (no sensors asserted, and all four outputs asserted).
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题目的大致翻译为：一个蓄水池供几个用户使用。为了保持足够高的水位，三个传感器以5英寸的间隔垂直放置。当水位高于最高传感器S3，输入流量应该为0。当液位低于最低传感器S1时，流量应该达到最大（公称流量阀和补充流量阀都打开）。当水位处于上下传感器之间时，流量由两个因素决定：水位和上一次传感器变化前的水位。每个水位都有一个与之相关的额定流量，如下表所示。如果传感器的变化表明先前的液位低于当前的液位，则应该采用标称流量。如果之前的液位高于当前的液位，应该通过打开辅助流量阀（由dfr控制）来增加流量。绘制蓄水池控制器的摩尔模型状态图。清楚的指示所有状态转换和每个状态的输出。输入到FSM的是s1,s2,s3；输出为fr1，fr2，fr3和dfr

module top_module (input clk,input reset,input [3:1] s,output fr3,output fr2,output fr1,output dfr
); endmodule

根据题目可以将水位分为4个状态，4个状态分别表示不一样的水位，s[1]、s[2]、s[3]表示传感器，3个传感器都亮表示水位到达S3以上，即状态S3；s[1]和s[2]传感器亮，表示水位在S2-S3，状态S2;如此类推可以得到状态S1和状态S0。根据表格可以得知，这是一个摩尔状态机，输出只与当前状态相关。由此可以得知输出fr1、fr2和fr3仅仅取决于当前状态，其具体输出可以根据上述表格得知。而输出dfr处于高电平的状态只有两种：一是处于S0状态，即最低水位状态，二是下一个状态的水位低于当前水位时,因此dfr的输出可以如下所示进行设置

     reg state_lower;always@(posedge    clk)beginif(reset||present_state<next_state)state_lower  <=  1'b0;else  if(present_state>next_state)state_lower  <=  1'b1;endassign dfr =  (present_state==S0)||(state_lower);

得到输出的关系之后，最重要的就是各个状态之间的转换，而各个状态之间的转换则是根据3个传感器来变化，也就是3个输入s[3:1],以下是我根据自己理解画出的状态转换图：

各个状态的转换根据传感器进行得到，具体状态转换代码如下所示：

always@(*)begincase(present_state)S0:beginif(s[1]&&(~s[2])&&(~s[3]))next_state  =  S1;else next_state  =  S0;endS1:beginif(s[1]==1&&s[2]==1&&s[3]==0)next_state =  S2;else if(s[1]==1&&s[2]==0&&s[3]==0)next_state   =  S1;elsenext_state   =  S0;endS2:beginif(s[1]==1&&s[2]==1&&s[3]==1)next_state =  S3;else if(s[1]==1&&s[2]==0&&s[3]==0)next_state   =  S1;elsenext_state   =  S2;endS3:beginif(s[1]==1&&s[2]==1&&s[3]==1)next_state =  S3;elsenext_state   =  S2;endendcaseend

全部代码如下（仅供参考）：

module top_module (input clk,input reset,input [3:1] s,output fr3,output fr2,output fr1,output dfr
); parameter    S0=4'd1,S1=4'd2,S2=4'd4,S3=4'd8;reg [3:0]   present_state,next_state;//state    transition logicalways@(*)begincase(present_state)S0:beginif(s[1]&&(~s[2])&&(~s[3]))next_state =  S1;else next_state  =  S0;endS1:beginif(s[1]==1&&s[2]==1&&s[3]==0)next_state =  S2;else if(s[1]==1&&s[2]==0&&s[3]==0)next_state   =  S1;elsenext_state   =  S0;endS2:beginif(s[1]==1&&s[2]==1&&s[3]==1)next_state =  S3;else if(s[1]==1&&s[2]==0&&s[3]==0)next_state   =  S1;elsenext_state   =  S2;endS3:beginif(s[1]==1&&s[2]==1&&s[3]==1)next_state =  S3;elsenext_state   =  S2;endendcaseendalways@(posedge    clk)if(reset)present_state  <=  S0;elsepresent_state    <=  next_state;reg  state_lower;always@(posedge    clk)beginif(reset||present_state<next_state)state_lower  <=  1'b0;else  if(present_state>next_state)state_lower  <=  1'b1;endassign dfr =  (present_state==S0)||(state_lower);always@(*)beginif(present_state   ==    S0)begin{fr3,fr2,fr1}=3'b111; endelse if(present_state    ==    S1)begin{fr3,fr2,fr1}=3'b011; endelse if(present_state    ==    S2)begin{fr3,fr2,fr1}=3'b001; endelse if(present_state    ==    S3)begin{fr3,fr2,fr1}=3'b0; endendendmodule

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