五分频电路（50%占空比）

五分频电路（50%占空比）
设计代码
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 20:28:43 05/10/2020
// Design Name:
// Module Name: five_fp
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module five_fp(
input clk,
input rst,
output fclk,
output reg[2:0] cnt
);

 always@(posedge clk or negedge rst)beginif(~rst)begin cnt <= 0;endelse if(cnt == 4)begincnt <= 0;endelsecnt <= cnt + 1;endreg f1clk,f2clk;always@(posedge clk or negedge rst)beginif(~rst)beginf1clk <= 1;endelse if(cnt == 1)beginf1clk <= ~f1clk;endelse if(cnt == 4)beginf1clk <= ~f1clk;endelsef1clk <= f1clk;endalways@(negedge clk or negedge rst)beginif(~rst)beginf2clk <= 1;endelse f2clk <= f1clk;endassign fclk = f1clk | f2clk;

endmodule

测试代码
`timescale 1ns / 1ps

// Company:
// Engineer:
//
// Create Date: 20:30:22 05/10/2020
// Design Name: five_fp
// Module Name: E:/verliog.test/five_fp/tb_five_fp.v
// Project Name: five_fp
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: five_fp
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//

module tb_five_fp;

// Inputs
reg clk;
reg rst;// Outputs
wire fclk;
wire [2:0] cnt;// Instantiate the Unit Under Test (UUT)
five_fp uut (.clk(clk), .rst(rst), .fclk(fclk), .cnt(cnt)
);
always #10 clk = ~clk;
initial begin// Initialize Inputsclk = 0;rst = 0;// Wait 100 ns for global reset to finish#100;rst = 1;// Add stimulus hereend

endmodule

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