vivado和modelsim联合仿真实现分频器—

首先创建一个工程，因为不在硬件上实现所以芯片型号随便选一个就行
创建design文件，代码来源于以下视频

FPGA分频器的设计

module fenpin_2_pow_n(input clk,input rst,output clk2,output clk4,output clk8,output clk16);reg [3:0] cnt;assign clk2 = cnt[0];assign clk4 = cnt[1];assign clk8 = cnt[2];assign clk16 = cnt[3];always @(posedge clk or posedge rst) beginif(rst == 1'b1)cnt <= 4'b0000;elsecnt <= cnt + 1;endendmodule

testbench代码的编写

module testbench();reg clk;reg rst;always #10 clk = ~ clk; initial beginclk = 1'b0; rst = 1'b1;#20rst = 1'b0;endfenpin_2_pow_n inst(.clk (clk),.rst (rst),.clk2(clk2),.clk4(clk4),.clk8(clk8),.clk16(clk16));
endmodule

将仿真器设置为modelsim
点击run behavioral simulation，启动modeisim，在inst下按ctrl+w
设置仿真时间1us
看到波形图和老师讲解PPT一样
在Schematic下可以看见电路结构，如果对2^8=256进行分频，则需要计数器的最高位clk256=cnt[7]，这样则可能造成资源的浪费，毕竟verilog语言中描述都对应着电路结构，计数器每一位对应着一个寄存器，这样剩余6位可能就用不到了

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