vivado和modelsim联合仿真实现占空比1:15的分频

上一讲我们看了偶数分频 vivado和modelsim联合仿真实现偶分频，只需要在clk计数到一半时进行翻转即可，这是占空比为50%的情况，如果占空比任意数值就需要重新设计
16需要从0计数到15=4’b1111刚好再进一位为10000，后4位依然为0，所以不需要计数到15时进行清零操作，我修改了一下课件上的代码添加清零操作让它更符合常理

module div1_15(input clk,input rst,output reg clk16);reg [3:0] cnt;always @(posedge clk or posedge rst) beginif(rst == 1'b1)cnt <= 4'd0;else if(cnt == 4'd15)cnt <= 4'd0;elsecnt <= cnt + 1;endalways @(posedge clk or posedge rst) beginif(rst == 1'b1)clk16 <= 1'b0;else if(cnt == 4'd15)clk16 <= 1'b1;elseclk16 <= 1'b0;end
endmodule

testbench文件如下所示

module testbench();reg clk;reg rst;always #10 clk = ~ clk; initial beginclk = 1'b0; rst = 1'b1;#20rst = 1'b0;enddiv1_15 inst(.clk (clk),.rst (rst),.clk16(clk16));
endmodule

仿真波形如下，可以看到与PPT描述里还是有出入的，PPT里讲得是在cnt=15是输出一个高脉冲，但是波形在cnt=0时输出。
计数器模块是没有问题的，只可能在判断那出问题。应该是当cnt=14时应该数了15下，然后cnt=15时输出一个高脉冲，修改后仿真结果正确
考虑当占空比为2:14的情况，就需要保持计数器在14和15两个时刻，因为计数器只能取一个值，故条件为或
直接在div1_15.v代码里修改

module div1_15(input clk,input rst,output reg clk16);reg [3:0] cnt;always @(posedge clk or posedge rst) beginif(rst == 1'b1)cnt <= 4'd0;else if(cnt == 4'd15)cnt <= 4'd0;elsecnt <= cnt + 1;endalways @(posedge clk or posedge rst) beginif(rst == 1'b1)clk16 <= 1'b0;else if((cnt == 4'd13) || (cnt == 4'd14))clk16 <= 1'b1;elseclk16 <= 1'b0;end
endmodule

仿真波形正确

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