PIN/PAD Design in SoC - 2 （待续）
主要考虑四个方面，首先当然是继承上颗优秀芯片的选择，毕竟是经过量产保证的。由于人员流动，很多技术方面的考虑不一定能够完整继承下来。能弄清楚的错误当然可以改过来，很多貌似不合理的选择有时候隐藏着很偏僻的考虑，一不小心就在某种cornercase下摔个跟头。好吧，大家哈哈一笑算了，谁让俺是个阴谋论者呢，哈哈！
如果是inputIO的话，需要考虑一下是否是毛刺敏感的信号，是否需要用带有施密特功能的IO，例如芯片的外部复位。这种IO的其它功能可能会受限。
再有就是outputIO的驱动能力的考虑。驱动能力小了当然有问题，可能无法正常驱动外设；大了可能会增大SSN，即所谓同时翻转噪声，也叫SSO效应，会增加IO电源的负担。驱动能力的评估要考虑IO上的负载大小，查查外设芯片的相关pin的负载可以计算出来。评估SSN，一是可以建立spice模型做个仿真（数字前端工程师真是万能啊，连spice都得会），二是简单计算一下sumof driving factor （SDF），具体计算过程就是些加减乘除，可以参考IO的appnote，相比spice计算是简单多了。一般来说，除了SDR/DDR等高速数字接口外，其它不那么快的用excel做个表格把SDF计算计算也就行了。
最后一点就是IO内部的上拉、下拉选择。IO内部之所以有这些pull电阻，主要是防止PIN/PAD浮空时，从IO输出到芯片内的信号可以有个固定值，防止内部逻辑乱掉。有些库的IO的电阻是可以使能的，有些不可以。但一般都是只能选择有上拉电阻或者下拉电阻，在这两种之间选择时，需要考虑芯片将来安装到PCB上时，这个IO外部会有哪种pull，保持一致就好了。
打住，一个IO的选择搞得跟找对象一样，太离谱了，其实合适最好。
待续
写到最后忽然想起来个事情，就是在IO mux中，曾经有个同事把这些mux组合逻辑全部改写成了alwaysblock，看起来code清爽了许多，貌似比assign后面跟若干层嵌套的？（）：（）好看？这就是仁者见仁智者见智了。
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