遇见BUG（3）critical warning也要关注！

在Vivado调试工程时候，是不是有这么一个习惯（至少是我），只要不是error，哪怕再多的critical warning，也不多看一眼，认为与我无关，只是相应的EDA工具多此一举。

嗯，，，有时候固然如此，工具不太智能，但是我们要发挥人为的价值，练就火眼金睛，去察觉哪些会对我们的工程产生影响，哪些有必要解决。

今天的猪脚是如下的critical warning：

[Common 17-55] 'set_property' expects at least one object. [G:/FPGA_ING/FPGA_2/SigPro_Channel/SigPro_Channel.srcs/constrs_1/imports/constrs_1/pins.xdc:262]
Resolution: If [get_<value>] was used to populate the object, check to make sure this command returns at least one valid object.

是综合之后跳出的对话框：

拿上条提示为例：

显示了问题的定位在pins.xdc的262行，那就定位到那里：

类似的提示还有：

271行：

273行：

等

考虑到这些约束怎么会有问题呢？

到顶层程序中去查看这些引脚：

发现这些引脚已经被注释掉了，意味着这些引脚在此程序中已经不是输入输出了，可是旧的引脚约束却没有自动更新，我能不能说这是EDA工具不智能或者存在Bug的地方呢？

还有类似的问题是在I/O Planning中约束了某个引脚，却在约束文件里面找不到这个引脚的约束，也就是GUI界面和约束文件不对应，这个问题真是让人头大。

所以不得不细心地查看EDA工具给出的warning，然后手动的解决这些问题。

请删掉这些多余的约束，物是人非！

参考链接：https://www.xilinx.com/support/answers/56169.html

遇见BUG（3）critical warning也要关注！相关推荐

pycharm 中 pydev debugger: CRITICAL WARNING: This version of python seems to be incorrectly compiled
这里写自定义目录标题一.在pycharm中,用python3.11时,在Debug调试时出现 pydev debugger: CRITICAL WARNING: 报错二.调试中出现中文乱码一.在 ...
关于使用两个GTP/GTX出现[DRC RTSTAT-1]error（[route 35-54] critical warning）的问题详解
目录 1 概述 2 错误具体描述 3 错误分析 1 概述本文用于记录在用xilinx的FPGA时,使用VIVADO编译两个GTP/GTX IP时出现的[DRC RTSTAT-1]错误的问题,并说明问 ...
Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons
在使用quartus ii进行FPGA开发时,遇到如下警告信息: Critical Warning: Synopsys Design Constraints File file notfound: ' ...
vivado报位置约束指令的critical warning
位置约束指令的critical warning: [Common 17-55] 'set_property' expects at least one object. ["F:/prj/ip ...
参数化设计（多次调用同一子模块，critical warning，引脚constraint sources）
1.设计定义:4个led灯以不同的频率各自闪烁. 2.设计输入:时钟信号,复位信号,led多位输出. 思路:没有要求流水的效果,所以不需要叠加counter达到某一特定值来位移.只需要让每个灯的闪烁周 ...
最网最全bug定位套路，遇见bug再也不慌了
前言 "不积跬步,无以至千里:不积小流,无以成江海." 想成为编程大佬也一样,不经过海量的bug.各种复杂的系统问题的处理经验,那么始终是纸上谈兵的小菜鸟. 那么如何做到遇到bug ...
遇见BUG（1）：都是非时钟专用引脚惹的祸？
最近遇到一个问题,就是在使用FPGA上的一对差分时钟的时钟,总是提示这样的错误: [Place 30-172] Sub-optimal placement for a clock-capable IO ...
遇见BUG（4）不要默认电平标准！
纠错是一个很考验耐心与运气的事情,有时候真的让你怀疑人生. 最近,我再做一个SRIO以及Auraro 通信的事情,使用了Xilinx提供的例程,可是就是这个看似权威的例程,出现了一些让我感觉" ...
遇见BUG（2）去掉你的增量编译使能！
在使用Verilog进行项目开发的时候会遇到各种各样的错误,语法错误还好,容易排查,但是遇到了逻辑错误以及其他隐形的错误总是让人头大,下面这个问题,用一种非人类语言提示的错误,着实让人望而生畏,不过也 ...

遇见BUG（3）critical warning也要关注！

遇见BUG（3）critical warning也要关注！相关推荐

最新文章

热门文章