vcs_dve+sverilog

1. 启动仿真：
在putty服务器进入含有vcs_go(编写的编译脚本)脚本文件的路径(工程路径)下，运行./vcs_go脚本makefile
运行结束后，输入dve -mode64打开vcs，在GUI点击open database，打开wave.vpd，可任意添加信号查看仿真结果；

2. 退出仿真：
tb中要写$finish;会直接仿真完成后退出，如果使用$stop，就要使用下面的快捷键退出：
ctrl+z 强制退出
ctrl+c 暂停出现冒号：输入q 回车可退出
推荐第二种方法，安全，完成了整个仿真命令

3. 记录波形文件：
initial begin
$vcdpluson (0,tb_axi);
//等同于$vcspluson;表示将全部波形记录下来
end
&vcdpluson(level_number,module_instance,...|net_or_reg)

level_number:

0-record the entire hierarchy to record

1-record the top_level hierarchy to record

n-record through n-levels of hierarchy to record

module_instance:

specifies module to record

net_or_reg

specifies individual net or register to record

4.脚本内容框架

四个步骤：

1.vlogan 添加仿真库和RTL文件列表

2.vcs编译

3.simv仿真

4.清除
#!/bin/sh -f
######################################################################

rm -Rf csrc/
rm -Rf Comp_lib/
rm -Rf simv.daidir/

mkdir -p ./Comp_lib/work/
mkdir -p ./Comp_lib/CME_ver/

TOP_Module="tb_axi"

# vlogan process
vlogan_opts="-full64 -sverilog -lca +v2k -timescale=1ns/100fs"

##------------------------------------------------------------------------------------------------------------------------------------
## 1.SIM Lib Analysis
##------------------------------------------------------------------------------------------------------------------------------------
vlogan $vlogan_opts CME_Sim_Lib/c1_sim.v -work CME_ver

##------------------------------------------------------------------------------------------------------------------------------------
## 2.RTL Analysis
##------------------------------------------------------------------------------------------------------------------------------------

vlogan $vlogan_opts -f filelist.v \"+incdir+../src/\" +define+sg125+den4096Mb+MAX_MEM+x16 -l vcs_an0.log

##-----------------------------------------
# 3.Compile process
##-----------------------------------------
vcs_opts="-full64 -debug_all -ntb_opts check -lca -l vcs_sim.log -timescale=1ns/1ps +initreg+0"

vcs $vcs_opts $TOP_Module -o simv

##-----------------------------------------
# 4.simulation process
##-----------------------------------------
simv_opts="-l vcs_simv.log"

./simv $simv_opts +vpdfile+wave.vpd +vpdfileswitchsize+1900

##-----------------------------------------
# 5.Clean tmp files
##-----------------------------------------

#rm ucli.key
#rm .vlogansetup.*
#rm *.log
#rm simv

以下有其他常用编译选项，注意各个编译选项的顺序，有时出错需要调整。

1) -R 编译后立即运行，即编译完成后立即执行 ./simv

2) -Mupdate 源文件有修改时，只重新编译有改动的.v文件，节约编译时间。

3) -sverilog 打开对Systemverilog的支持，编译Systemverilog文件时使用。

4) -timescale=1ns/1ns 设置仿真精度

5) -o simv_file 编译默认产生的可执行文件为simv，可以使用 -o 更改可执行文件名。

B站有makefile视频教程：https://link.zhihu.com/?target=https%3A//www.bilibili.com/video/BV1dW411n7vk%3Ffrom%3Dsearch%26seid%3D18160544971512013359

快速参考：

https://blog.csdn.net/w40306030072/article/details/26280443

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