verilog中的signed用法

1.signed的真正作用是决定如何对操作数扩位的问题。verilog中的加法和乘法操作前，会先对操作数据扩位成结果相同的位宽，然后进行加法或者乘法处理。比如a/b都为4位数据，c为5位数据，c = a + b，这个运算的时候会先把a和b扩位成5位，然后按照无符号加法进行相加。a/b没有被signed修饰的时候会按照无符号数的扩位方式进行扩位，即高位补0，加法的结果当然也是a、b为无符号数相加的结果。

2.有符号数进行比较时加上signed，即可考虑数值正负，完成正确比较,强调一下必须两个都要加signed，否则当作无符号进行比较。否则只会将有符号数看作无符号数进行比较。

3.verilog中常数默认为32位。将一个常数赋值给变量时，会根据变量位宽变化，给的是补码。
例如： reg [31:0] a = -4;
a = 32’hffff_fffc;
reg [63:0] b = -4;
b = 64’hffff_ffff_ffff_fffc;

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