Verilog中的Signed Decimal与Signed Magnitude区别

在Vivado仿真中，若想切换数值显示类型，在Radix中可以选择切换，如下图所示。

但在我调试过程中，不明白Signed Decimal与Signed Magnitude区别

因此做测试如下：

1、当变量为正数时

设置数据显示类型为Signed Magnitude，结果如下

设置数据显示类型为Signed Decimal，结果如下

2、当变量为负数时

设置数据显示类型为Signed Magnitude，结果如下

1_010_1001 = -(1+8+32) = -41，显示正确

设置数据显示类型为Signed Decimal，结果如下

这是为什么呢？这个数据类型是什么意思？经过查询资料与测试，这个是当前数的补码显示，演算如下

原码：1_010_1001 反码：1_101_0110 补码：1_101_0111（其中最高位是符号位）

其补码的十进制表示为：-（1+2+4+16+64）= -87

总结：当显示类型为Signed Magnitude时，其显示为【原码】的有符号十进制表示

当显示类型为Signed Decimal时，其显示为【补码】的有符号十进制表示

正数的原码与补码相同，因此显示结果相同；负数的原码与补码不相同，因此显示结果有差异。

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