`timescale 1 ps/ 1 ps
module FirIPDa_vlg_tst();
// constants
// general purpose registers
// test vector input registers
reg [11:0] Xin;
reg clk;reg reset_n;
// wires
wire [24:0]  Yout;
//wire clk_data;
// assign statements (if any)
FirIPDa i1 (
// port map - connection between master ports and signals/registers   .Xin(Xin),.Yout(Yout),.clk(clk),//.clk_data(clk_data),.reset_n(reset_n)
);parameter clk_period=626; //设置时钟信号周期（频率）:1.6MHz
//parameter clk_period_data=clk_period*13;
parameter clk_half_period=clk_period/2;
//parameter clk_half_period_data=clk_half_period*13;
parameter data_num=2000;  //仿真数据长度
parameter time_sim=data_num*clk_period; //仿真时间initial
begin//设置时钟信号初值clk=1;//clk_data=1;//设置复位信号reset_n=0;#10000 reset_n=1;//设置仿真时间#time_sim $finish;//设置输入信号初值Xin=12'd10;
end//产生时钟信号
always                                                 #clk_half_period clk=~clk;
//always
//  #clk_half_period_data clk_data=~clk_data;//从外部TX文件(SinIn.txt)读入数据作为测试激励
integer Pattern;
reg [11:0] stimulus[1:data_num];
initial
begin//文件必须放置在"工程目录\simulation\modelsim"路径下//$readmemb("E4_9_Bin_noise.txt",stimulus);$readmemb("E4_9_Bin_s.txt",stimulus);Pattern=0;repeat(data_num)beginPattern=Pattern+1;Xin=stimulus[Pattern];//#clk_period_data;//数据周期为时钟周期的8倍#clk_period;//数据周期为时钟周期的8倍end
end//将仿真数据dout写入外部TXT文件中(out.txt)
integer file_out;
initial
begin//文件放置在"工程目录\simulation\modelsim"路径下                                                  //file_out = $fopen("E4_9_Noiseout.txt");file_out = $fopen("E4_9_Sout.txt");if(!file_out)begin$display("could not open file!");$finish;end
end
wire rst_write;
wire signed [24:0] dout_s;
assign dout_s = Yout;                   //将dout转换成有符号数据
assign rst_write = clk& (reset_n);//产生写入时钟信号，复位状态时不写入数据
always @(posedge rst_write )$fdisplay(file_out,"%d",dout_s);endmodule