FPGA（5）--VHDL--10十进制计数器及7段显示译码器

文章目录

一、实验目的
二、实验内容
三、实验设计

一、实验目的

掌握一般性计数器的VHDL设计方法，熟悉程序文本和原理图结合方法设计电路。掌握CASE语句的基本使用方法。

二、实验内容

首先用VHDL语言设计10进制计数器，要求电路具有复位端和使能端，仿真验证其正确性，并将其封装成一个元件；
用两个10进制计数器扩展成一个100进制计数器，注意两个10进制计数器间管脚的连接方式，画出其原理图并用QUARTUSⅡ软件仿真验证，仿真验证所设计电路的功能;
首先用CASE语句设计7段显示译码器电路，仿真验证其正确性，并将其封装成一个元件；用7段显示译码器将100进制计数器的两组4位二进制输出转换为10进制显示，画出其原理图并用QUARTUSⅡ软件仿真验证.

三、实验设计

1.首先用VHDL语言设计一个10进制计数器，该计数器具有复位端和使能端，因此需要使用条件语句实现其功能，并且应该是四位的输入输出。VHDL代码如下：

Library ieee;
Use ieee.Std_Logic_1164.All;
Use ieee.Std_Logic_Unsigned.All;
Entity count10 isport(clk,rst,en,load: in Std_Logic;data: in Std_Logic_Vector (3 downto 0);dout: out Std_Logic_Vector (3 downto 0);cout: out Std_Logic);
End Entity count10;
Architecture bhv of count10 is
beginprocess (clk,rst,en,load)variable q: Std_Logic_Vector (3 downto 0);beginif rst='0' then q:=(others=>'0');elsif clk 'event and clk='1' thenif en='1' thenif (load='0') then q:=data; elseif q<9 then q:=q+1;else q:=(others=>'0');end if;end if;end if;end if;if q="1001" then cout<='1';else cout<='0';end if;dout<=q;End process;
End Architecture bhv;

验证其正确性，仿真波形图如下：

2. 用两个10进制计数器扩展成一个100进制计数器，注意其引脚的连接方式。

仿真验证其正确性，波形图如下：

3. 用CASE语句设计7段显示译码器电路，根据不同数字对应显示不同数码管的情况，设计正确的对应关系。VHDL代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
use Ieee.std_logic_unsigned.all;
entity led7 isport (indata: in std_logic_vector(3 downto 0);odata: out std_logic_vector(6 downto 0));
end entity led7;
architecture bhv of led7 isbeginprocess (indata)begincase (indata) iswhen "0000" => odata<= "0111111" ;when "0001" => odata<= "0001110" ;when "0010" => odata<= "1011011" ;when "0011" => odata<= "1001111" ;when "0100" => odata<= "1100110" ;when "0101" => odata<= "1101101" ;when "0110" => odata<= "1111101" ;when "0111" => odata<= "0000111" ;when "1000" => odata<= "1111111" ;when "1001" => odata<= "1101111" ;when others => null;end case;end process;
end architecture bhv;

将其封装成一个元件。在VHDL描述页面，选file→create/update→create symbol files for current file，把编写的代码封装成一个元件。

用7段显示译码器将100进制计数器的两组4位二进制输出转换为10进制显示。原理图如下：

验证其正确性，仿真波形如下：

FPGA（5）--VHDL--10十进制计数器及7段显示译码器相关推荐

FPGA（6）--7段显示译码器的加法计数器
文章目录一.实验目的二.实验内容三.实验设计与结果四.实验思考与小结一.实验目的在上次加法计数器仿真实验的基础上,掌握端口的引脚配置.实验箱的接线及程序的下载.调试等. 二.实验内容 1. ...
74ls90设计十进制计数器电路图_利用555与74ls90制作电子秒表
用555与74ls90制作电子秒表编者按:电子秒表是测定段时间间隔的仪表,由振荡电路.计数器.译码器.显示电路等部分组成,其中振荡器组成标准秒信号发生器,由不同进制的计数器.译码器和显示器组成计时系 ...
（90）FPGA十进制计数器设计-面试必问（十四）（第18天）
(90)FPGA十进制计数器设计(第18天) 1 文章目录 1)文章目录 2)FPGA初级课程介绍 3)FPGA初级课程架构 4)FPGA十进制计数器设计-面试必问(十四)(第18天) 5)技术交流 ...
笔记：FPGA与VHDL语言学习2
FPGA与VHDL语言学习2 目录 1. 7位2进制计数器程序,要求计算器从0开始计数,计数到59(十进制的59,看到的是二进制数)后归零,重新循环计数 2. 2位十进制计数器程序,要求计数器从00开 ...
笔记：FPGA与VHDL语言学习3
FPGA与VHDL语言学习3 目录 1. LPM_RAM的设置和调用方法,设计一个LPM_RAM 2. 简易正弦信号发生器(这里要使用的 data7X8 .mif 文件),要求用LPM设计一个七位计数 ...
hdl四位二进制计数器_四位二进制计数器这样接成十进制计数器
十进制计数器与4位二进制计数器有些相似,但4位二进制计数器需要计数到1111然后才能返回到0000,而十进制计数器要求计数到1001 (相当于9)就返回0000.8421BCD码十进制计数器是一种 ...
16 分频 32 分频是啥意思_CD4017是什么？十进制计数器分频器CD4017的逻辑功能呢？...
一.CD4017功能概述 CD4017是5位Johnson十进制计数器分频器,时钟输入端的斯密特触发器具有脉冲整形功能,对输入时钟脉冲上升和下降时间无限制,CD4017 提供了16 引线多层陶瓷双列直 ...
（50）VHDL实现增减计数器
(50)VHDL实现增减计数器 1.1 目录 1)目录 2)FPGA简介 3)VHDL简介 4)VHDL实现增减计数器 5)结语 1.2 FPGA简介 FPGA(Field Programmable ...
（24）System Verilog设计十进制计数器
(24)System Verilog设计十进制计数器 1.1 目录 1)目录 2)FPGA简介 3)System Verilog简介 4)System Verilog设计十进制计数器 1.十进制计数器 ...