DDR DDR2 DDR3 设计总结指导手册

一、DDR的布线分析与设计

二、DDR 电路的信号完整性

三、DDR Layout Guide

四、DDR 设计建议

五、DDR 实例设计指导

六、DDR design checklist

七、DDR 信号完整性

SDRAM DDR DDR2 DDR3 电路及 PCB 设计

原理上

1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。

2，0.1UF与1nF电容半对半数放置。

3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。

4，CLK 在源端串电阻，并接电容到地。若是两颗 ram，CLK 之间需在 IC 接收端

并电阻(100-200),也可在此处上下拉。

5 ， DDR 的 所 有 的 线 在 源 端 匹 配 ( 串 电 阻 )， DATA,

ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.

6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。

7,DDR 附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！

PCB layout上

1，首先看 CPU 他的 DDR pin 是否良好，大公司或者成熟的产品他的 pin 定义是

非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。

2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况

下需要考虑打孔个数，换层不要太多。这里强调 data 线，CLK 线， DQS DM 线。

3，每一组 data 线 ，DQS，DM 线都必须走在一个区域，且参考相同的 GND 层，

这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适

当放置表层。每颗RAM有两组这样的线。

4，DDR 的区域必须是完整的 GND 平面来参考，cost down 压力下，可适当考虑

power，不建议这么做。

5，DQS DM CLK 走线时控制4W原则。

6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。

7，DDR周边的线应尽量远离此高速区域！

一、嵌入式DDR的布线分析与设计

嵌入式 DDR(Double Data Rate，双数据速率)设计是含 DDR 的嵌入式硬件设计中最重要和最

核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频

率越来越高，DDR 的工作频率也逐渐从最低的 133 MHz 提高到200 MHz，从而实现了更大的

系统带宽和更好的性能。然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，

这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且

稳定的最重要的部分就是 DDR 部分的电路设计。嵌入式系统使用 DDR 内存，可以在传统的单

数据数率内存芯片上实现更好..

1 DDR 总线结构

对于 DDR 内存，JEDEC 建立和采用了一个低压高速信号标准。这个标准称为“短截线串

联终结逻辑(StubSeries Terminated Logic，SSTL)”。SSTL 能够改进数据通过总线传输的

信号完整性，这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。

在一个典型的内存拓扑结构中，如果使用了串联匹配电阻(Rs)，那么它应该放在远离

DDR 控制器的位置。这种方法能够节约控制器附近宝贵的电路板空间，避免布线拥塞和繁琐

的引脚扇出；而且也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址

和命令信号需要可靠地被多个内存接收。

最普通的 SSTL 终端模型是一种较好的单终端和并联终端方案，如图 1 所示。这种方案

包含使用一个串联终端电阻(Rg)从控制器到内存，以及一个并联终端电阻(RT)上拉到终端电

压(VTT)。这种方法常见于商用电脑的主板上，但目前的嵌入式主板上为了获得更好的信号

完整性和系统稳定性，也常常使用。Rs 和RT 的值是依赖于具体的系统的，应该由板级仿真

确定具体的值。