UltraScale新架构FPGA中MGT参考时钟的共享问题

高速收发器（GT）

高速收发器是FPGA中专用于收发高速数据的硬件结构，UltraScale架构中的GTY收发器是功率高效的收发器，在UltraScale FPGA中支持500Mb/s到30.5Gb/s的线速率，在UltraScale+FPGA中支持32.75Gb/s的线速率。每个GTY BANK包括四路收发通道，即一个QUAD，每个收发通道具有独立的通道锁相环CPLL，为收发数据提供参考时钟，每个QUAD还有两个共用的QPLL时钟资源可提供到四个收发通道，原理图如图1.1所示。

每一组收发通道内部具有反馈均衡、校验、编解码、同步等模块。

每个GTY bank支持两路参考时钟输入，其中ultrascale使用IBUFDS_GTE3作为GTY bank的差分缓冲器，ultrascale+采用IBUFDS_GTE4。GTY transceiver 中的参考时钟结构支持两种操作模式：输入模式和输出模式。在输入操作模式中，在专用参考时钟I/O管脚上提供一个时钟，用于驱动Quad or channel PLLs。在输出操作模式中，来自同一Quad内四个通道中的任何一个的recovered clock（RXRECCLKOUT）可以被路由到专用参考时钟I/O引脚。然后该输出时钟可以用作不同位置的参考时钟输入。在运行时无法更改操作模式。

UltraScale器件中的GTY收发器提供了不同的参考时钟输入选项，时钟的选择和可用性类似于7系列FPGA GTX / GTH收发器。在架构上，Quad的包含四个 / 4_CHANNEL原语，一个GTYE3 / 4_COMMON原语，两个专用外部参考时钟引脚对，以及专用的参考时钟布线。 GTYE3 / 4_CHANNEL必须为每个收发器实例化原语。如果需要高性能QPLL，GTYE3 / 4_COMMOGTYE3N原语也必须实例化。一般而言，参考时钟对于Quad（Q(n），也可以通过以下方式从下面最多两个Quad（Q（n–1）或Q（n-2））中获取，或者从高出两个Quad（Q（n + 1）或Q（n + 2））获取。即UltraScale架构的FPGA器件支持从前后两个bank共享参考时钟。

对于支持堆叠式硅互连（SSI）技术的设备，参考时钟通过GTNORTHREFCLK和GTSOUTREFCLK端口进行的共享仅限于其自身的超级逻辑区域（SLR）。有关更多信息，请参见UltraScale和UltraScale +设备数据表[Ref 6]。有关SSI技术的信息。

在图中我们可以发现差分时钟可以最多驱动20个GTX正常工作,具体的规则如下所示

• The number of Quads above the sourcing Quad must not exceed two.
• The number of Quads below the sourcing Quad must not exceed two.
• The total number of Quads sourced by an external clock pin pair (MGTREFCLKN/
MGTERFCLKP) must not exceed five Quads (or 20 transceivers).

使用UltraScale FPGAs Transceivers Wizard ip核可以观测到一个差分时钟可以驱动±2个相邻的bank的GT工作，根据ug575，UltraScale and UltraScale+ FPGAs Packaging and Pinouts，可以确定每一个bank对应的位置，根据错误信息来判断GT_COMMON和GT_CHANNEL布局位置是否正确。

使用CPLL可以避免GT_COMMON布局出现错误。

对于9P这种UltraScale+新架构器件，由于存在三个SLR区域，一定要注意的是不同SLR的bank是无法共用的。比如BANK123和BANK124，虽然两个bank相邻，但是这两个bank之间共享时钟时，vivado会报错。

GTYE3/4_COMMON的结构如图2.4所示，

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