8位数控分频器的设计_数控分频器的VHDL设计

要求：在

QuartusⅡ上进行编辑、编译、综合、适配、仿真，给

出其所有信号的时序仿真波形。

引脚锁定以及硬件下载测试，

选择目

标器件

EP1C3

，建议选实验电路模式

No.0

。用键

、键

作为置数数

据

的输入端，

CLK

接

clock0

，

FOUT

接至扬声器

Speaker

。

(时序仿

真时

CLK

周期设

5ns~10ns

，

分别设

33H, FEH

)

所编写的源程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DVF IS

PORT( CLK : IN STD_lOGIC;

: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

FOUT : OUT STD_LOGIC);

END ENTITY DVF;

ARCHITECTURE ONE OF DVF IS

SIGNAL

FULL: STD_LOGIC;

BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8: STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF CNT8="11111111" THEN

CNT8:=D;

FULL<='1';

ELSE CNT8:=CNT8+1;

FULL<='0';

END IF;

END PROCESS P_REG;

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