Quartus II下进行SignalTap仿真
文章目录
- 前言
- 一、建工程(.qpf文件)
- 二、新建Verilog HDL（.v文件）
- 三、新建原理图（.bdf文件）
- 四、新建SignalTap（.stp文件）
- 五、SignalTap仿真结果
- 总结
前言
本文的主要内容是Quartus II下SignalTap仿真，下面将通过一个例子来介绍。
例子：
设计一个计数器，当计数值为0-8时，OV输出为0，当计数值为9-17时，OV输出1。
一、建工程(.qpf文件)
建工程可参见：Quartus II从建工程、绘图、编译到仿真详细过程。
注意这里的芯片不要选错。
二、新建Verilog HDL（.v文件）
这里要注意模块的名称不要和工程名重复，否则编译时会报错。
Verilog代码如下：
module counter08_917( CLK, CNTVAL, OV ); //这里的名字不要和起的工程名重复
input CLK;
output [5-1:0] CNTVAL;
output OV;
reg [5-1:0] CNTVAL;
reg OV;
always @ (posedge CLK) beginif(CNTVAL >= 17)CNTVAL <= 0;elseCNTVAL <= CNTVAL + 1'b1;
end
always @ (CNTVAL) beginif(CNTVAL >= 9)OV = 1'b1;elseOV = 1'b0;
end
endmodule
写好代码后确保没有错误，不用编译，直接右击文件，选择Create Symbol Files for Current File，等待生成Symbol即可。
三、新建原理图（.bdf文件）
双击空白处，弹出如下窗口，在Libraries下的Project中选择上面Verilog文件生成的Symbol，添加到原理图中。
在Name处输入自己想要添加的器件名称，例如input/output等，画完原理图如下。
分配管脚可以参见：Quartus II连接开发板后从绘图、分配管脚、编译到下载的过程。
到这里就可以先编译一下，应该没什么问题。
可以在Tools下查看RTL视图。
RTL视图如下。
双击后可查看内部结构。
四、新建SignalTap（.stp文件）
在File——>New下选择SignalTap II Logic Analyzer File。
新建完成后，先把SignalTap文件File——>save as保存到自己的工程下。
然后在Clock处选择自己原理图中的时钟信号。
添加输出OUT和OV信号，注意Filter的选择。
添加成功后如下图。
完成后再总体编译一下。
然后将其下载到开发板上。
五、SignalTap仿真结果
在仿真时，SignalTap窗口下的JTAG那里要选择电脑识别出来的开发板接口。
SignalTap仿真的结果如下图所示，由于OUT是16进制数，所以可以看到在00h-08h时OV输出为0，在09h-11h时OV输出为1，这符合我们的题目要求。
下面是vector waveform file波形仿真的仿真结果，可以发现SignalTap的仿真结果更加的平稳，没有毛刺。
总结
以上就是Quartus II下SignalTap仿真的全部内容了，大家可以在实践时自己体会其与vector waveform file波形仿真的差别。
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