1 如何让Quartus和Modelsim实现联动仿真

Quartus中新建一个工程，注意，Simulator设置为Modelsim。
如果你的工程已经建好了，可以通过【Assinment -> setting -> EDA Tool Settings】去修改simulator。
路径设置为Modelsim的win64文件夹。
新建一个Verilog文件，复制一份简单的代码。
编译（ctrl+l）
Tool->Run Simulation Tool->RTL Simulation
如果成功就ok了。
如果说找不到license：①把破解的时候的生成的license.TXT文件改为license.dat后缀。②重启Quartus软件。
重新点RTL Simulation，就能打开Modlesim软件了。

2 放弃使用Quartus，使用Vivado

原因
- Quartus还需要自己去官网下载对应的device库，然后才能new project，就麻烦地离谱。
- Quartus太丑
- 新版本的Quartus的仿真步骤极其繁琐，要下载Modelsim，配置环境，点击仿真等等。 Vivado一步到位（当然也可能是因为我使用的是vivado自带的仿真环境，但是quartus用的是独立的midelsim进行仿真）。
- debug也不方便。
- 大三的时候用的是Quartus 9.1，当时仿真模块是一体的。当然，界面也更复古。
用vivado的个人感受（优点）
- 好看！好的UI和使用体验
- 支持更多的IP库，虽然我用不到，但听起来不错，方便未来拓展，据别的博客说其IP库还有不错的注释和example.
- debug和仿真很方便！点一下就好了！
- 使用 [vivado] + [Notepad++] 可以获得极佳的verilog编程体验，比如，敲代码时候的【自动补全】功能等。

3 如何使用Vivado进行仿真？

打开Vivado 软件，就是这个图标：

新建一个新工程项目以后，要注意一下，在进行仿真（一般指的就是前仿）时，要将testbench设置为“顶层”才行。（如果你没有testbench，那就要先写一个testbench才行，testbench就是在里面写给模块的输入信息等，没有的话是没办法进行仿真的），右键testbench文件设置为顶层（verilog代码不用设置为顶层，但是testbench一定要设置为顶层，因为testbench会自动调用我们手写的module的）。
设置完毕testbench以后，直接点击simulation进行仿真即可，就可以看见波形图了！很方便。

显示波形结果！

其他Vivado的使用基础概念. 例如各色窗口、按钮的操作以及功能介绍~

可以参考这篇博客：Vivado使用技巧（19）：使用Vivado Simulator —— CSDN FPGADesigner

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【Chips】如何启动第一个Quartus/Vivado下的Verilog仿真过程

1 如何让Quartus和Modelsim实现联动仿真

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