PANGO的IOB的电平能力那些事

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LVCMOS33
如果要使用33电平，VCCIO则必须供电3V3.
在此制式下，VILMAX为0.8V，VIHMIN为2.0V，即，电平处于0.8V到2.0V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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LVTTL33
如果要使用33电平，VCCIO则必须供电3V3.
在此制式下，VILMAX为0.8V，VIHMIN为2.0V，即，电平处于0.8V到2.0V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是2.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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LVCMOS25
如果要使用25电平，VCCIO则必须供电2V5.
在此制式下，VILMAX为0.7V，VIHMIN为1.7V，即，电平处于0.7V到1.7V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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LVCMOS18
如果要使用18电平，VCCIO则必须供电1V8.
在此制式下，VILMAX为0.35VCCIO即0.6V，VIHMIN为0.65VCCIO即1.2V，即，电平处于0.6V到1.2V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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LVCMOS15
如果要使用15电平，VCCIO则必须供电1V5.

在此制式下，VILMAX为0.35VCCIO即0.5V，VIHMIN为0.65VCCIO即1V，即，电平处于0.5V到1.0V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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LVCMOS12
如果要使用12电平，VCCIO则必须供电1V2.
在此制式下，VILMAX为0.35VCCIO即0.4V，VIHMIN为0.65VCCIO即0.8V，即，电平处于0.4V到0.8V之间时，处于浮游态。

VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的每个4mA单元，阻抗100欧。

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SSTL18
用于1V8的DDR。需要0.9V的VREF，1V8的VCCIO，0.9V的VTERM，三个电压。

如果要使用18电平，VCCIO则必须供电1V8.

在此制式下，VILMAX为VREF-0.125V，VIHMIN为VREF+0.125V，即，电平处于VREF-0.125V到VREF+0.125V之间时，处于浮游态。

SSTL18的I型和II型，区别在于输出级，
对于I型，
VOLMAX是0.5VCCIO-0.47V，即0.4V，VOHMIN是0.5VCCIO+0.47V，即1.4V，折算下来，输出级的8mA单元，阻抗50欧。
对于II型，
VOLMAX是0.5VCCIO-0.6V，即0.3V，VOHMIN是0.5VCCIO+0.6V，即1.5V，折算下来，输出级的13.4mA单元，阻抗22欧。

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SSTL15
用于1V5的DDR。需要0.75V的VREF，1V5的VCCIO，0.75V的VTERM，三个电压。

如果要使用15电平，VCCIO则必须供电1V5.

在此制式下，VILMAX为VREF-0.1V，VIHMIN为VREF+0.1V，即，电平处于VREF-0.1V到VREF+0.1V之间时，处于浮游态。

SSTL15的I型和II型，区别在于输出级，
对于I型，
VOLMAX是0.5VCCIO-0.175V，即0.575V，VOHMIN是0.5VCCIO+0.175V，即0.925V，折算下来，输出级的8.9mA单元，阻抗64欧。
对于II型，
VOLMAX是0.5VCCIO-0.175V，即0.575V，VOHMIN是0.5VCCIO+0.175V，即0.925V，折算下来，输出级的13mA单元，阻抗44欧。

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SSTL135
用于1V35的DDR。需要0.675V的VREF，1V35的VCCIO，0.675V的VTERM，三个电压。

如果要使用135电平，VCCIO则必须供电1V35.

在此制式下，VILMAX为VREF-0.1V，VIHMIN为VREF+0.1V，即，电平处于VREF-0.1V到VREF+0.1V之间时，处于浮游态。

SSTL15的I型和II型，区别在于输出级，
对于I型，
VOLMAX是0.5VCCIO-0.15V，即0.525V，VOHMIN是0.5VCCIO+0.15V，即0.825V，折算下来，输出级的8.9mA单元，阻抗59欧。
对于II型，
VOLMAX是0.5VCCIO-0.15V，即0.525V，VOHMIN是0.5VCCIO+0.15V，即0.825V，折算下来，输出级的13mA单元，阻抗40欧。

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DDR3

支持DDR3的bank分布在芯片的左右两侧。
注意，系统时钟输入，必须和DDR3同在一侧，要么在左侧，要么在右侧。减少布线长度。
系统时钟的输入，推荐和DDR3的ADDR/CTRL，在同一个bank上。

每个bank需要一个VREF电压。
推荐使用电源芯片生成，如果精度要求不高，可以使用两个1K电阻分压生成，

CK必须连接到ADDR/CTRL所在的BYTEGROUP的某个PN对上。

DQS必须连接到DQS的专用管脚。

DQ和DQM，必须连接到对应的DQS所在的BYTEGROUP中去。

单侧的DDR3接口，最多只能分布到相邻的3个bank。
如果使用了相邻3个bank，ADDR/CTRL必须位于中位的bank。所有的ADDR/CTRL必须位于同一个Bank。

用作DQ和DQM的BYTEGROUP中，不能放置ADDR/CTRL。

BYTEGROUP内的信号，可以任意调换。
BANK内的BYTEGROUP，可以整体调换。

Bank内，有两个单端IO，这两个单端IO，可以用作放置ADDR/CTRL。

补充：
FlyBy结构布线要点：

CK差分信号，是基准信号。对内等长，控制在5mil.差分阻抗，控制在100欧。过孔换层，需要加伴随地孔。
CK分段等长，主干线，最长到2000mil。分支线，最长120mil。

ADDR/CTRL信号，长度以CK为基准，推荐长度差控制在200mil以内。

DQS差分信号，是关键信号。对内等长，控制在5mil.差分阻抗，控制在100欧。过孔换层，需要加伴随地孔。
同一个DQS的分组中，DQ线以DQS为基准，控制等长。组内等长，控制在50mil以内。
总长控制在1500mil以内。

为了降低SSN，不同组的DQS，要做组间差长处理。例如，DQ1和DQ3确定一个长度，DQ2和DQ4确定另一个长度，二者相差200mil。

CK和首位DQS之间，要做对间差长处理。CK必须比首位DQS要长一些，不能短于首位DQS。差长应控制在0.25TCLK以内。
推荐差长为200mil或者300mil。

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HSTL18
用于1V8的HSBUS。需要0.9V的VREF，1V8的VCCIO，0.9V的VTERM，三个电压。

如果要使用18电平，VCCIO则必须供电1V8.

在此制式下，VILMAX为VREF-0.1V，VIHMIN为VREF+0.1V，即，电平处于VREF-0.1V到VREF+0.1V之间时，处于浮游态。

HSTL18的I型和II型，区别在于输出级，
对于I型，
VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的8mA单元，阻抗50欧。
对于II型，
VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的16mA单元，阻抗25欧。

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HSTL15
用于1V5的HSBUS。需要0.75V的VREF，1V5的VCCIO，0.75V的VTERM，三个电压。

如果要使用15电平，VCCIO则必须供电1V5.

在此制式下，VILMAX为VREF-0.1V，VIHMIN为VREF+0.1V，即，电平处于VREF-0.1V到VREF+0.1V之间时，处于浮游态。

HSTL15的I型和II型，区别在于输出级，
对于I型，
VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的8mA单元，阻抗50欧。
对于II型，
VOLMAX是0.4V，VOHMIN是VCCIO-0.4V，折算下来，输出级的16mA单元，阻抗25欧。

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HSUL12
用于1V2的HSBUS。需要0.6V的VREF，1V2的VCCIO，0.6V的VTERM，三个电压。

如果要使用12电平，VCCIO则必须供电1V2.

在此制式下，VILMAX为VREF-0.13V，VIHMIN为VREF+0.13V，即，电平处于VREF-0.13V到VREF+0.13V之间时，处于浮游态。

VOLMAX是0.2VCCIO，即，0.24V，VOHMIN是0.8VCCIO，即0.96V，折算下来，输出级的0.1mA单元，阻抗2K4。

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LPDDR3

如果要使用该电平，VCCIO则必须供电1V2.
在此制式下，VILMAX为0.2VCCIO，，即0.24V，VIHMIN为0.8VCCIO，即0.96V，即，电平处于0.24V到0.96V之间时，处于浮游态。

VOLMAX是0.1VCCIO，即，0.12V，VOHMIN是0.9VCCIO，即1.08V，折算下来，输出级的0.1mA单元，阻抗1K2欧。

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LVDS25

如果要使用该电平，VCCIO则必须供电2V5.
VICM为1.2V，VIDMIN为100mv，VIDTYP为350mv。

VOCM为1.25V，即0.5VCCIO。
VODMIN为250mv，VODTYP为350mv。

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BLVDS
如果要使用该电平，VCCIO则必须供电1V8或者2V5.
VICM为1.2V，VIDMIN为100mv。

VOCM为1.25V。
VODMIN为100mv。

BLVDS，
伪差分输出制式。用两个LVCMOS进行相反的输出来实现。

典型的BLVDS应用中，需要使用LVCMOS制式，并外部添加电阻。
其中Rs1 = Rs2 = 40欧，Rp = 80欧。

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MINI_LVDS
如果要使用该电平，VCCIO则必须供电1V8或者2V5.
VICM为1.2V，VIDMIN为200mv。

VOCM为1.2V。
VODMIN为300mv，VODTYP为450mv。

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PPDS
如果要使用该电平，VCCIO则必须供电1V8或者2V5.
VICM为0.9V，VIDMIN为100mv。

VOCM为0.95V。
VODMIN为100mv，VODTYP为250mv。

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RSDS
如果要使用该电平，VCCIO则必须供电1V8或者2V5.
VICM为0.9V，VIDMIN为100mv。

VOCM为1.2V。
VODMIN为100mv，VODTYP为350mv。

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TMDS
如果要使用该电平，VCCIO则必须供电3V3.
VICM为2.965V，VIDMIN为150mv。

VOCM为VCCIO-0.3V。即3V。
VODMIN为400mv，VODTYP为600mv。

注意，TMDS是open drain输出的。
内部没有端接，所以需要添加外部1K电阻上拉。

推荐在接收端，添加50欧上拉到VCCIO。

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VCCADC，
为1.8V。
VREFP，为1.25V，
VREFN，为0V。

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HSSTAVCC，为1.0V，
HSSTAVCC_PLL，为1.0V，
HSSTAVCCPLL，为1.2V，

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HSST_VDINPP ,
AC耦合时，数据输入的摆幅，最小为150mv。

HSST_VDIN,
DC耦合时，数据输入的电压范围，最大为HSSTAVCC，即1.0V，

HSST_VICM，
DC耦合时，数据输入的共模范围，典型为0.75HSSTAVCC，即0.75V，

HSST_VDOUTPP，
数据输出的摆幅，最大为HSSTAVCC，即1.0V，

HSST_VOCMDC，
数据输出的DC耦合时，共模电压。建议为0.5HSSTAVCC到0.75HSSTAVCC之间。

HSST_VOCMAC，
数据输出的AC耦合时，共模电压。为0.5HSSTAVCC。

HSST_VRCLKPP，
时钟输入的摆幅，典型为350mV。

推荐使用AC耦合，尽量不要使用DC耦合，
AC耦合，使用100nF的电容，并靠近RX放置。

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LVDS制式，具有ODT。
所以，设计时，不要在板上添加端接电阻，以免画蛇添足。

HSTL制式，具有ODT。
所以，设计时，不要在板上添加端接电阻，以免画蛇添足。

SSTL制式，具有ODT。
所以，设计时，不要在板上添加端接电阻，以免画蛇添足。

HSST_REFCLK，具有ODT，
所以，设计时，不要在板上添加端接电阻，以免画蛇添足。

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VREF，
每个BANK有两个独立的输入引脚，用于VREF。

每个Bank，都具有内置的参压生成电路。所以也可以使用内置的参压。
内置的参压，可以通过编程来设置参压的电压值。

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ADC
VCCADC，需要使用1V8。如果不用ADC，可以接到VCCA，即1V8。

VAADC_P，不使用时，推荐使用0欧下拉到地。
VAADC_N，不使用时，推荐使用0欧下拉到地。

VAA[15:0]_P，不使用时，推荐使用0欧下拉到地。
VAA[15:0]_N，不使用时，推荐使用0欧下拉到地。

VREFADC_P，不使用时，推荐使用0.1uF接到地。
VREFADC_N，不使用时，推荐直接接到地。

TSDP，温度二极管的Anode，不使用时，推荐使用0欧下拉到地。
TSDN，温度二极管的Cathode，不使用时，推荐使用0欧下拉到地。

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HSSTLP

HSSTAVCC，
1V电源轨，不使用时，推荐悬空，并使用0欧，预留接入1V的搭桥。

HSSTAVCCPLL，
1V2电源轨，不使用时，推荐悬空，并使用0欧，预留接入1V2的搭桥。

HSSTRREF，
RREF的接口，使用时，用200欧上拉到HSSTAVCC。
不使用时，推荐使用0欧下拉到地。

HSSTREFCLK_P，
HSSTREFCLK_N，
推荐使用AC耦合，100nF。
不使用时，推荐悬空。

HSSTTX_P,
HSSTTX_N,
推荐使用AC耦合，100nF。
不使用时，推荐悬空。

HSSTRX_P,
HSSTRX_N,
推荐使用AC耦合，100nF。
不使用时，推荐接地。

注意，如果使用PCIE硬核，则必须限制在QR3中。

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降低功耗

为了降低功耗，添加了上下拉电阻，用来确位的IO，要么设置为HIGHZ，要么设置为确位值。

减少bank的使用，可以降低功耗。不用的bank，其VCCIO可以悬空，
但是推荐连接到一个退耦电容，然后使用0欧电阻搭桥到一个电压轨上去。

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BANK中的管脚输出特性

每个BANK，有2个单端IO，以及24对差分IO，共计50个IO。

单端IO具有较差的延时抖动特性，所以，不要使用2个单端IO来输出时钟。
如果要输出时钟，应使用差分IO中的P端，来输出时钟。
由于P端和N端之间，无法做到很好的隔离，所以，当P端用作输出时钟时，会产生较强的串扰，此时，N端尽量不要用做输入，以免由于串扰引入误判。
推荐将N端悬空，不使用，
如果需要使用N端，则分配为普通的低速输出IO。

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