MAX 10高速LVDS I/O设计概述

MAX® 10器件系列通过LVDS I/O bank和Altera Soft LVDS IP内核支持高速LVDS协议。

表 1. MAX® 10 I/O Bank支持的LVDS I/O缓冲器的总结 I/O缓冲器类型 I/O标准支持 真LVDS输入缓冲器 全部I/O bank

真LVDS输出缓冲器 仅底部I/O bank

伪LVDS输出缓冲器 全部I/O bank

MAX® 10 D和S系列之间支持的LVDS I/O标准是不同的。要了解详细信息，请参考相关信息。

Altera Soft LVDS实现概述

MAX® 10器件中LVDS应用可以为transmitter-only、receiver-only或者发送器和接收器的结合。

图 1. MAX® 10 LVDS实现概述

MAX 10高速LVDS体系结构和功能

MAX® 10器件使用内核架构中的寄存器和逻辑来实现LVDS输入和输出接口。 对于LVDS发送器和接收器，MAX® 10器件使用位于I/O单元(IOE)的双倍数据速率I/O (DDIO)寄存器。该体系结构提高了有关接收器输入偏移裕量(RSKM)或者发送器通道至通道偏移(TCCS)的性能。

对于LVDS串行器/解串器(SERDES)，MAX® 10器件使用逻辑单元(LE)寄存器。

MAX 10 LVDS通道支持

LVDS通道的可用性根据MAX® 10器件的不同而不同。 MAX® 10器件中的全部I/O bank支持真LVDS输入缓冲器和伪LVDS输出缓冲器。不过。仅底部I/O bank支持LVDS输出缓冲器。

表 2. MAX® 10器件中的LVDS缓冲器. 该表列出了器件每侧上的I/O bank支持的LVDS缓冲器。 产品系列 封装 在器件中的位置 真LVDS对 伪LVDS对

TX RX 10M02 V36 顶端 0 1 1

右侧 0 3 3

左侧 0 3 3

底部 3 3 3

M153 顶端 0 12 12

右侧 0 12 12

左侧 0 12 12

底部 9 13 13

U169 顶端 0 12 12

右侧 0 17 17

左侧 0 15 15

底部 9 14 14

U324 顶端 0 13 13

右侧 0 24 24

左侧 0 20 20

底部 9 16 16

E144 顶端 0 10 10

右侧 0 12 12

左侧 0 11 11

底部 7 12 12

10M04 M153 顶端 0 12 12

右侧 0 12 12

左侧 0 12 12

底部 9 13 13

U169 顶端 0 12 12

右侧 0 17 17

左侧 0 15 15

底部 9 14 14

U324 顶端 0 27 27

右侧 0 31 31

左侧 0 28 28

底部 15 28 28

F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 8 8

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

10M08 V81 顶端 0 5 5

右侧 0 7 7

左侧 0 6 6

底部 7 7 7

M153 顶端 0 12 12

右侧 0 12 12

左侧 0 12 12

底部 9 13 13

U169 顶端 0 12 12

右侧 0 17 17

左侧 0 15 15

底部 9 14 14

U324 顶端 0 27 27

右侧 0 31 31

左侧 0 28 28

底部 15 28 28

F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 8 8

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

F484 顶端 0 27 27

右侧 0 33 33

左侧 0 28 28

底部 15 28 28

10M16 U169 顶端 0 12 12

右侧 0 17 17

左侧 0 15 15

底部 9 14 14

U324 顶端 0 27 27

右侧 0 31 31

左侧 0 28 28

底部 15 28 28

F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 8 8

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

F484 顶端 0 39 39

右侧 0 38 38

左侧 0 32 32

底部 22 42 42

10M25 F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 8 8

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

F484 顶端 0 41 41

右侧 0 48 48

左侧 0 36 36

底部 24 46 46

10M40 F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 9 9

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

F484 顶端 0 41 41

右侧 0 48 48

左侧 0 36 36

底部 24 46 46

F672 顶端 0 53 53

右侧 0 70 70

左侧 0 60 60

底部 30 58 58

10M50 F256 顶端 0 19 19

右侧 0 22 22

左侧 0 19 19

底部 13 20 20

E144 顶端 0 9 9

右侧 0 12 12

左侧 0 11 11

底部 10 10 10

F484 顶端 0 41 41

右侧 0 48 48

左侧 0 36 36

底部 24 46 46

F672 顶端 0 53 53

右侧 0 70 70

左侧 0 60 60

底部 30 58 58

MAX 10支持的LVDS SERDES I/O标准

MAX® 10 D和S器件系列支持不同的LVDS I/O标准。 MAX® 10器件中的全部I/O bank支持真LVDS输出缓冲器和伪LVDS输出缓冲器。不过，仅底部I/O bank支持LVDS输出缓冲器。

表 3. MAX® 10支持的LVDS I/O标准. 单电源和双电源MAX® 10器件支持不同的I/O标准。要了解关于单电源和双电源器件的详细信息，请参考器件概述。 I/O标准 I/O Bank TX RX MAX® 10器件支持 注释：

双电源器件 单电源器件 真LVDS 全部 仅底部bank Yes Yes Yes 全部I/O bank支持真LVDS输入缓冲器。

仅底部I/O bank支持LVDS输出缓冲器。

伪LVDS (三个电阻) 全部 Yes — Yes Yes 全部I/O bank支持伪LVDS输出缓冲器。

真RSDS 底部 Yes — Yes Yes —

伪RSDS (单个电阻) 全部 Yes — Yes — 全部I/O bank支持伪RSDS输出缓冲器。

伪RSDS (三个电阻) 全部 Yes — Yes Yes 全部I/O bank支持伪RSDS输出缓冲器。

真Mini-LVDS 底部 Yes — Yes — —

伪Mini-LVDS (三个电阻) 全部 Yes — Yes — 全部I/O bank支持伪Mini-LVDS输出缓冲器。

PPDS 底部 Yes — Yes — —

伪PPDS (三个电阻) 全部 Yes — Yes — —

总线LVDS 全部 Yes Yes Yes Yes 总线LVDS (BLVDS)输出使用两个单端输出，其中第二个输出编程为反相输出。

BLVDS输入使用LVDS输入缓冲器。

可以三态BLVDS输出。

LVPECL 全部 — Yes Yes Yes 仅在双功能时钟输入管脚受到支持。

TMDS 全部 — Yes Yes — 需要外部匹配，但不需要VREF。

需要外部电平位移器来支持3.3 V TMDS输入。该电平位移器必须在连接到MAX® 10输入缓冲器之前，将TMDS信号从AC-coupled转换成DC-coupled。

TMDS接收器支持使用专用的2.5 V LVDS输入缓冲器。

Sub-LVDS 全部 Yes Yes Yes — 发送器仅支持将伪1.8 V差分信号用作输出的伪Sub-LVDS。

需要外部输出匹配。

不需要VREF。

Sub-LVD接收器支持使用专用的2.5 V LVDS输入缓冲器。

SLVS 全部 Yes Yes Yes — SLVS发送器支持使用伪LVDS输出。

需要外部匹配，但不需要VREF。

SLVS接收器支持使用专用的2.5 V LVDS输入缓冲器。

HiSpi 全部 — Yes Yes — 仅输入受到支持，因为HiSpi是单向I/O标准。

需要外部匹配，但不需要VREF。

HiSpi接收器支持使用专用的2.5 V LVDS输入缓冲器。

MAX 10高速LVDS电路

LVDS使用MAX® 10器件中的I/O单元和寄存器。Altera Soft LVDS IP内核在内核逻辑中将串行器和解串器实现为soft SERDES。

MAX® 10器件不包括专用的序列化和反序列化电路。 您可以使用I/O管脚和内核逻辑实现器件的高速差分接口。

MAX® 10使用移位寄存器、内核PLL和I/O单元来执行数据的输入和输出实现数据的串行到并行以及并行到串行的变换。

Quartus® Prime软件使用Altera Soft LVDS IP内核的参数设置自动在内核中构造差分SERDES。

图 2.Soft LVDS SERDES. 该图显示了LVDS SERDES电路中的发送器和接收器结构图以及发送器和接收器数据路径的接口信号。

MAX 10高速LVDS I/O位置

MAX® 10器件的I/O bank支持所有I/O bank上的真LVDS输入和伪LVDS输出。仅底部I/O bank支持真LVDS输出。

图 3. 10M02器件I/O Bank的LVDS支持. 硅晶片的俯视图。已标记出每个bank的实际bank号码。仅bank 2和6中支持LVPECL。

图 4. 10M04和10M08器件I/O Bank的LVDS支持. 硅晶片的俯视图。已标记出每个bank的实际bank号码。仅bank 2和6中支持LVPECL。

图 5. 10M16、10M25、10M40和10M50器件I/O Bank中的LVDS支持. 硅晶片的俯视图。已标记出每个bank的实际bank号码。仅bank2、3、6和8中支持LVPECL。

低速区域中的差分I/O管脚

一些差分I/O管脚位于MAX® 10器件的低速区域。 对于布局在低速区域中的每个用户I/O管脚(除了配置管脚)，Quartus® Prime软件生成一个信息性警告消息。

请参见器件的管脚输出以识别低速I/O管脚。

有关这些I/O管脚的性能信息，请参见器件数据表。

MAX 10 LVDS发送器设计

使用MAX® 10 LVDS解决方案，可以实现transmitter-only应用。 可以使用Altera Soft LVDS IP内核来例化soft SERDES电路。soft SERDES电路用时钟和差分I/O管脚创建高速差分发送器电路。

高速I/O发送器电路

LVDS发送器电路使用MAX® 10器件中的I/O单元和寄存器。Altera Soft LVDS IP内核在内核逻辑中将串行器实现成soft SERDES模块。

LVDS发送器可编程I/O功能

根据设计的要求，可以在MAX® 10器件中编程I/O缓冲器和管脚的一些功能。 在LVDS发送器应用中，可以编程预加重设置。

可编程预加重

差分输出电压(VOD)设置和驱动器输出阻抗对高速传输信号的输出电流限制进行了设置。在高频时，摆率可能不够快到在下一个边沿到来前达到充分的VOD水平，从而产生一个固定模式抖动(pattern-dependent jitter)。 预加重在信号变化的瞬间提升了输出电流，从而增大输出摆率。

预加重提升输出信号高频分量的振幅，从而补偿传输线上的频率相关衰减。

由额外增加的电流导致的过冲仅发生在状态发生变化切换期间。与信号反射导致的过冲不同，这个过冲增大了输出摆率，并且没有振铃。所需的预加重数量取决于传输线上的高频分量衰减。

图 6.带可编程预加重的LVDS输出

表 4. Quartus® Prime可编程预加重的软件约束 域 约束 To tx_out

Assignment name 可编程预加重

Allowed values 0(禁止)，1(使能)。默认为1。

可编程差分输出电压

可编程VOD设置使您能够调节输出眼高，以优化走线长度及功耗。较高的VOD摆动可提高接收器端的电压容限，而较小的VOD摆动可降低功耗。

图 7.差分VOD. 该图显示了差分LVDS输出的VOD。

通过修改Quartus® Prime软件Assignment Editor中的VOD设置，可以静态地调节差分信号的VOD。

表 5. Quartus® Prime软件的Assignment Editor—可编程VOD 域 约束 To tx_out

Assignment name 可编程预加重(VOD)

Allowed values 0 (低)、1 (中)、2 (高)。默认为2。

LVDS发送器I/O匹配方案

对于MAX® 10器件的发送器应用，对一些I/O标准实现必须用外部匹配。

伪LVDS外部匹配

伪LVDS发送器需要一个三电阻外部匹配方案。

图 8.伪LVDS发送器的外部匹配. 在该图中，RS = 120 Ω，RP = 170 Ω。

Sub-LVDS发送器外部匹配

Sub-LVDS发送器需要一个三电阻外部匹配方案。

图 9.Sub-LVDS发送器的外部匹配

SLVS发送器外部匹配

这个SLVS发送器需要一个三外部电阻匹配方案。

图 10.SLVS发送器的外部匹配

伪RSDS、伪Mini-LVDS和伪PPDS发送器外部匹配

伪RSDS、伪mini-LVDS或者伪PPDS发送器需要一个三电阻外部匹配方案。您也可以将一个单电阻外部匹配用于伪RSDS发送器。

图 11.伪RSDS、 Mini-LVDS或者PPDS发送器的外部匹配. 在该图中，RS是120 Ω，RP是170 Ω。

图 12.伪RSDS发送器的单电阻外部匹配

LVDS发送器FPGA设计实现

MAX® 10器件使用soft SERDES体系结构来支持高速I/O接口。Quartus® Prime软件在内核架构中通过Altera Soft LVDS IP内核创建SERDES电路。为了提高时序性能以及支持SERDES，MAX® 10器件使用内核架构中的I/O寄存器和LE寄存器。

发送器模式中的Altera Soft LVDS IP内核

在Quartus® Prime软件中，通过Altera Soft LVDS IP内核可以设计高速发送器接口。 这个IP内核在MAX® 10器件中使用资源优化来创建高速I/O接口。 可以使用Altera Soft LVDS参数编辑器根据您的设计需要来定制串行器。

使用Altera Soft LVDS IP内核创建的高速I/O接口始终首先发送并行数据的最高有效位(MSB)。

指南：LVDS TX接口使用External PLL

可以通过Use External PLL选项例化Altera Soft LVDS IPIP内核。使用external PLL，可以控制PLL设置。例如：可以动态地重配置PLL以支持不同的数据速率以及动态相移。要使用该选项，必须要例化ALTPLL IP内核来生成各种不同的时钟信号。

如果打开Use External PLL选项用于Altera Soft LVDS发送器，那么需要来自ALTPLL IP内核的以下信号。 串行时钟输入到Altera Soft LVDS发送器的tx_inclock端口。

并行时钟用于发送器FPGA架构逻辑，连接到tx_syncclock端口。

ALTPLL与Altera Soft LVDS发送器接口信号

您可以选择任意的PLL输出时钟端口来生成LVDS接口时钟。

如果将ALTPLL IP内核用作Altera Soft LVDS发送器的external PLL资源，那么使用源同步补偿模式。

表 6.实例：ALTPLL和Altera Soft LVDS发送器之间的信号接口 从ALTPLL IP内核 至Altera Soft LVDS发送器 快速时钟输出(c0)

快速时钟输出(c0)只能驱动Altera Soft LVDS发送器上的tx_inclock。 tx_inclock

慢速时钟输出(c1) tx_syncclock

确定Altera Soft LVDS发送器的外部PLL时钟参数

要确定Altera Soft LVDS IP内核发送器的ALTPLL IP内核时钟参数，请在您的设计中执行以下的步骤： 使用内部PLL例化Altera Soft LVDS IP内核发送器。

根据TimeQuest时序分析器编译设计。

在Table of Contents部分的Compilation Report窗口，跳转到TimeQuest Timing Analyzer > Clocks。

标记该时钟参数被Altera Soft LVDS IP内核发送器的internal PLL所使用。

在时钟列表中，clk0是快速时钟。

图 13. Altera Soft LVDS发送器的时钟参数实例

使用该程序中所标记的参数，配置ALTPLL输出时钟，并连接时钟输出到正确的Altera Soft LVDS时钟输入端口。

指南：LVDS发送器通道布局

要维持VCCIO电源在可接受噪音水平，差分pad和单端I/O管脚之间的布局上要遵守限制。

Intel建议您创建一个Quartus® Prime设计，输入您的器件I/O约束以及编译您的设计以验证您的管脚布局。Quartus® Prime软件对I/O分配和布局规则验证管脚连接性，以确定正解的器件操作。

通过Quartus® Prime Pin Planner Package视图可以简化差分I/O分配规划： 在View菜单中，点击Show Differential Pin Pair Connections来高亮显示差分管脚对。差分管脚对用红线连接。

对于差分管脚，只需要指定信号到正极管脚。如果正向管脚被指定为差分I/O标准，那么Quartus® Prime会自动指定负向管脚。

MAX® 10器件中，每个差分管脚对的路由是匹配的。因此，正向和负向管脚之间的偏移是最小的。差分对中两个管脚之间的内部路由也是匹配的，即使管脚是非相邻的。

MAX® 10器件的Altera Soft LVDS IP内核对每个IP例化最多支持18个通道。每个通道可支持从1到10位的解串因子(并行数据宽度)。当对一个应用分组通道时，必须要考虑Fitter布局期间通道至通道的偏移。要最小化偏移，将组中的所有LVDS通道并排布局。在PCB设计中，Intel建议执行封装偏移补偿来减少偏移和最大化性能。

注： 对于MAX® 10器件，Quartus® Prime软件不提供封装偏移补偿报告。

指南：LVDS发送器逻辑布局

Quartus® Prime 软件自动将SERDES逻辑布局在最佳位置，从而满足时序要求。因此，不需要在Altera Soft LVDS IP内核逻辑上执行布局约束。

要改善Quartus® Prime Fitter的性能，可以在器件平面规划中创建LogicLock™区域来限制发送器SERDES逻辑布局。 数据表中定义的TCCS参数适用于位于同侧的差分I/O的整个bank。如果发送器SERDES逻辑布局在输出管脚相邻的LAB中，这种保证适用。

约束发送器SERDES逻辑至与数据输出管脚和时钟输出管脚相邻的LAB来提高TCCS性能。

指南：使能E144封装的LVDS预加重

对于E144封装中的MAX® 10器件，Intel建议使能LVDS预加重来实现最佳信号完整性(SI)性能。如果没有使能预加重，则可能在器件中诱发不需要的SI条件，导致LVDS眼高敏感性。

LVDS发送器调试和故障排除

您可以使用FPGA原型设计获取有关LVDS接口性能和板级验证的有用信息。

虽然板级验证的重点是验证终端系统中FPGA的功能性，您还是可以采取额外的步骤来检查裕量。使用示波器来验证数据有效窗口的预测大小，以及I/O接口上的建立和保持裕量。

您也可以使用Intel SignalTap® II逻辑分析器来执行系统级验证，使得系统与您的设计目标互相有关系。

MAX 10 LVDS接收器设计

使用MAX® 10 LVDS解决方案，可以实现receiver-only应用使用。 可以使用Altera Soft LVDS IP内核来例化soft SERDES电路，soft SERDES电路利用时钟和差分I/O管脚创建高速差分接收器电路。

高速I/O接收器电路

LVDS接收器电路使用MAX® 10器件的I/O单元和寄存。解串器在内核逻辑中实现soft SERDES模块。

在接收器模式中，下面的模块适用于差分接收器路径： 解串器

数据重对齐模块(bit slip)

软核解串器

软核解串器根据解串因子将1比特的串行数据流转换成并行数据流。

图 14.LVDS x8解串器波形

信号 说明 rx_in LVDS数据流，输入到Altera Soft LVDS通道。

fclk 用于接收器的时钟。

loaden Altera Soft LVDS IP内核所生成的解串器的使能信号。

rx_out[9:0] 解串后的数据。

数据重对齐模块(Bit Slip)

所发送数据中的偏移和由传输链路增加的偏移会导致所接收串行数据流通道至通道的偏移。 为了对通道到通道的偏移进行补偿，并且在每个通道上建立正确的接收字边界，每个接收通道包含一个数据重对齐电路。这个数据重对齐电路通过将延迟bit插入到串行流来重新对齐数据。

要手动对齐数据，使用数据重对齐电路插入一RxFCLK周期的一个延迟。该数据重对齐电路在每个RX_DATA_ALIGN脉冲滑一个比特的数据。在检查数据是否被对齐之前，您必须等待至少两个内核时钟周期。这种等待是必要的，因为它至少要两个内核时钟周期来清除损坏的数据。

可选端口RX_CHANNEL_DATA_ALIGN用于独立地控制每个接收器的位元插入，与内部逻辑无关。数据会在RX_CHANNEL_DATA_ALIGN上升沿插入一个比特。

RX_CHANNEL_DATA_ALIGN信号有以下要求： 最小脉冲宽度是逻辑阵列中并行时钟的一个周期。

脉冲之间的最小时间间隔是并行时钟的一个周期。

该信号是边沿触发信号。

有效数据在RX_CHANNEL_DATA_ALIGN的上升沿之后的并行时钟的两个周期后可用。

图 15.数据重对齐时序. 该图显示了一个bit slip脉冲(解串因子设为4)之后的接收器输出(RX_OUT)。

LVDS接收器I/O匹配方案

所有的LVDS接收器通道需要匹配来实现更好的信号质量，并确保阻抗与传输线和驱动器相匹配。

LVDS、Mini-LVDS和RSDS接收器外部匹配

LVDS、mini-LVDS或者RSDS接收器需要一个单电阻外部匹配方案。

图 16.LVDS I/O标准的外部匹配

SLVS接收器外部匹配

这个SLVS接收器需要一个单外部电阻匹配方案。

图 17.SLVS接收器的外部匹配

Sub-LVDS接收器的外部匹配

Sub-LVDS接收器要求一个单电阻外部匹配方案。

图 18.Sub-LVDS接收器的外部匹配

TMDS接收器的外部匹配

图 19.TMDS接收器的外部匹配. 该结构图显示了MAX® 10器件中支持的TMDS输入标准要求的外部电平转换器。

HiSpi接收器的外部匹配

HiSpi接收器要求一个单电阻外部匹配方案。

图 20.HiSpi接收器的外部匹配

LVPEC外部匹配

MAX® 10器件仅在输入时钟管脚中支持LVPECL I/O标准。

LVDS输入缓冲器支持 LVPECL输入操作。

不支持LVPECL输出操作。

如果输出缓冲器的LVPECL 共模电压与LVPECL输入共模电压不匹配，就使用交流(AC)耦合。

注： Intel建议使用IBIS模式来验证LVPECL AC/DC耦合匹配。

图 21.LVPECL交流耦合匹配

如果LVPECL输出共模电压在MAX® 10 LVPECL输入缓冲器规格范围之内，那么直流(DC)耦合LVPECL可用。

图 22.LVPECL直流耦合匹配

有关VICM规范的信息，请参考器件数据表。

LVDS接收器FPGA设计实现

MAX® 10器件使用soft SERDES体系结构来支持高速I/O接口。Quartus® Prime软件在内核架构中通过Altera Soft LVDS IP内核创建SERDES电路。为了提高时序性能以及支持SERDES，MAX® 10器件使用内核架构中的I/O寄存器和LE寄存器。

接收器模式中的Altera Soft LVDS IP内核

在Quartus® Prime软件中，可通过Altera Soft LVDS IP内核设计高速接收器接口。 这个IP内核使用MAX® 10器件中的资源最优化地创建高速I/O接口。 可以使用Altera Soft LVDS参数编辑器根据您的设计需要来定制解串器。

Altera Soft LVDS IP内核在内核逻辑中实现高速解串器。

Altera Soft LVDS IP内核的PLL源选择

通过例化internal和external PLL的Altera Soft LVDS IP内核，可以创建LVDS接口组件。

通过Internal PLL例化Altera Soft LVDS IP内核

可以设置Altera Soft LVDS IP内核来构建SERDES组件并且内部例化PLL。 要使用这种方法，请关闭PLL Setting标签中的Use external PLL选项。

Altera Soft LVDS IP内核将PLL集成到LVDS模块。

这种方法的缺点是仅可以将PLL用于特定的LVDS实例。

例化External PLL配置的Altera Soft LVDS IP内核

可以设置Altera Soft LVDS IP内核，仅构建SERDES组件，但是使用external PLL资源。 要使用这种方案，请打开PLL Settings标签中的Use external PLL选项。

按要求为通知面板中所列出的时钟设置输入端口。

通过ALTPLL IP内核可以创建您自己的时钟源。

使用这种方法来优化PLL的使用与内核中的其它功能。

指南：使用External PLL的LVDS RX接口

可以通过Use External PLL选项例化Altera Soft LVDS IPIP内核。使用external PLL，可以控制PLL设置。例如：可以动态地重配置PLL以支持不同的数据速率以及动态相移。要使用该选项，必须要例化ALTPLL IP内核来生成各种不同的时钟信号。

如果打开Use External PLL选项用于Altera Soft LVDS接收器，那么需要来自ALTPLL IP内核的以下信号： 串行时钟输入到Altera Soft LVDS接收器的rx_inclock端口。

用于对接收器FPGA架构逻辑提供时钟的并行时钟。

Altera Soft LVDS PLL复位端口的locked信号。

ALTPLL信号接口与Altera Soft LVDS接收器

您可以选择任意的PLL输出时钟端口来生成LVDS接口时钟。

如果将ALTPLL IP内核用作Altera Soft LVDS接收器的external PLL资源，那么使用源同步补偿模 式。

表 8.实例：偶数解串因子的ALTPLL和Altera Soft LVDS接收器之间的信号接口 从ALTPLL IP内核 至Altera Soft LVDS接收器 快速时钟输出(c0)

串行时钟输出(c0)只能驱动Altera Soft LVDS接收器上的rx_inclock。 rx_inclock

慢速时钟输出(c1) rx_syncclock

表 9.实例：奇数解串因子的ALTPLL和Altera Soft LVDS接收器之间的信号接口 从ALTPLL IP内核 至Altera Soft LVDS接收器 快速时钟输出(c0)

串行时钟输出(c0)只能驱动Altera Soft LVDS接收器上的rx_inclock。 rx_inclock

慢速时钟输出(c1) rx_syncclock

R从PLL中读取时钟(c2)输出 rx_readclock

(RAM缓冲中的读操作和读计数器的时钟输入端口)

确定Altera Soft LVDS接收器的外部PLL时钟参数

要确定Altera Soft LVDS IP内核接收器的ALTPLL IP内核时钟参数，请按照设计中的步骤： 使用内部PLL例化Altera Soft LVDS IP内核接收器。

根据TimeQuest时序分析编译设计。

在Table of Contents部分的Compilation Report窗口中，跳转到TimeQuest Timing Analyzer > Clocks。

标记该时钟参数被Altera Soft LVDS IP内核接收器的internal PLL所使用。

在时钟列表中，clk[0]是快速时钟，clk[1]是慢速时钟，clk[2]是读时钟。

图 23. Altera Soft LVDS接收器的时钟参数实例

使用该程序中所标记的参数，配置ALTPLL输出时钟，并连接时钟输出到正确的Altera Soft LVDS时钟输入端口。

初始化Altera Soft LVDS IP内核

在Altera Soft LVDS IP内核执行SERDES模块的数据传输之前PLL先锁定到参考时钟。

在器件初始化期间，PLL开始锁定参考时钟，然后在用户模式下完成锁定后，进入工作状态。如果时钟参考不稳定，那么会损坏PLL输出时钟的相移。该相移的错误会导致高速LVDS域和低速并行域之间的数据传输的失败和损坏。

为了避免数据损坏，初始化Altera Soft LVDS IP内核时，请遵循以下步骤： 置位pll_areset信号至少10 ns。

置位至少10 ns后，置低pll_areset信号。

等到PLL锁定变得稳定。

PLL锁定端口有效且稳定后，SERDES模块准备好工作。

高速I/O时序裕量

LVDS I/O标准使用高速数据传输，提升了系统整体性能。 要想利用好快速的系统性能，必须分析高速信号的时序。对差分模块的时序分析不同于传统的同步时序分析技术。

源同步时序分析是基于数据与时钟信号之间的偏移，而不是基于时钟到输出的建立时间。高速差分数据传输需要使用IC供应商所提供的时序参数，并且会受到板级偏移、电缆偏移以及时钟抖动的严重影响。

接收器输入偏移裕量

将RSKM、TCCS和采样窗口(SW)规格用于接收数据通路中的高速源同步差分信号。

RSKM公式

RSKM公式表示RSKM、TCCS和SW之间的关系。

图 24.RSKM公式

公式中采用的约定： RSKM — 接收器的时钟输入和数据输入采样窗口之间的时序裕量，以及从内核噪声和I/O开关噪声中诱发的抖动。

时间单位间隔(TUI) — 串行数据的时间周期。

SW — 一个时间段，期间输入数据必须是稳定的，以确保LVDS接收器成功地进行采样。采样窗口(SW)是一种器件属性，并随着器件速度等级的不同而有所变化。

TCCS — 由同一PLL驱动的通道中最快与最慢的输出边沿之间的时序差异。该TCCS测量包括tCO变化、时钟和时钟偏移。

注： 如果有额外的电路板通道至通道偏移，可考虑总接收器通道至通道偏移(RCCS)，而不是TCCS。总RCCS = TCCS + 电路板通道至通道偏移。

您必须根据数据速率和器件计算RSKM的值，来决定LVDS接收器是否能采样数据： 一个正的RSKM值，扣除发送器抖动后，表明LVDS接收器能够正确地采样数据。

一个负的RSKM值，扣除发送器抖动后，表明LVDS接收器不能正确地采样数据。

图 25. 差分高速时序结构图和时序规划. 该图显示了RSKM、TCCS和接收器的SW之间的关系。

LVDS接收器的RSKM报告

对于LVDS接收器，Quartus® Prime提供一个RSKM报告，显示模式下的SW、TUI和RSKM值。 要生成RSKM报告，可运行TimeQuest时序分析器中的report_RSKM命令。RSKM报告在Quartus® Prime编译报告的TimeQuest时序分析器部分。

要获得更真实的RSKM值，通过TimeQuest时序分析器的约束菜单(constraints menu)将输入延迟分配给LVDS接收器。输入延迟根据LVDS接收器端口上数据到达的时间而决定(相对参考时钟)。

如果在设置参数的Set Input Delay选项中设置输入延迟，那么将输入时钟名称设置成驱动LVDS接收器的源同步时钟的参考时钟。

如果在TimeQuest时序分析器中没有设置任何输入延迟，那么接收器通道至通道偏移默认为零。

您也可以使用set_input_delay命令在Synopsys Design Constraint文件(.sdc)中直接设置输入延迟。

通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver

要获得RSKM值，在TimeQuest时序分析器的约束菜单(constraints menu)中，将适当的输入延迟分配到LVDS接收器。 在TimeQuest时序分析器的菜单上，选择Constraints > Set Input Delay。

在Set Input Delay窗口中，使用下拉菜单选择所需的时钟。时钟名称必须参照用于驱动LVDS接收器的源同步时钟。

点击Browse (在Targets栏旁边)。

在Name Finder窗口中，点击List查阅所有可用端口的列表。根据所设置的输入延迟，选择在LVDS接收器串行输入端口，并点击OK。

在Set Input Delay窗口中，在Input delay选项和Delay value栏中设置相应的值。

点击Run，合并这些值到TimeQuest时序分析器中。

重复执行从1开始的这些步骤，来分配相应的延迟到所有的LVDS接收器输入端口。如果已经分配了Input Delay，并且需要对此端口添加更多的延迟，那么勾选Add Delay选项。

实例：RSKM计算

该实例显示了FPGA器件在200 ps板级通道至通道偏移的1 Gbps数据速率上的RSKM计算。 TCCS = 100 ps

SW = 300 ps

TUI = 1000 ps

总的RCCS = TCCS + 板级通道至通道偏移 = 100 ps + 200 ps = 300 ps

RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps

如果扣除发送器抖动后RSKM大于0 ps，那么接收器将会正常工作。

指南：悬空的LVDS输入管脚

可以在MAX® 10器件中实现悬空的LVDS输入管脚。

对于悬空的LVDS输入管脚，在LVDS接收器的P和N管脚中添加100 Ω差分电阻。可以使用外部匹配。

如果使用悬空的LVDS输入管脚，Intel建议使用外部偏置方案来减少噪声和电流消耗。

指南：LVDS接收器通道布局

要维持VCCIO电源在可接受噪音水平，差分pad和单端I/O管脚之间的布局上要遵守限制。

Intel建议您创建一个Quartus® Prime设计，输入您的器件I/O约束以及编译您的设计以验证您的管脚布局。Quartus® Prime软件对I/O分配和布局规则验证管脚连接性，以确定正解的器件操作。

通过Quartus® Prime Pin Planner Package视图可以简化差分I/O分配规划： 在View菜单中，点击Show Differential Pin Pair Connections来高亮显示差分管脚对。差分管脚对用红线连接。

对于差分管脚，只需要指定信号到正极管脚。如果正向管脚被指定为差分I/O标准，那么Quartus® Prime会自动指定负向管脚。

MAX® 10器件中，每个差分管脚对的路由是匹配的。因此，正向和负向管脚之间的偏移是最小的。差分对中两个管脚之间的内部路由也是匹配的，即使管脚是非相邻的。

MAX® 10器件的Altera Soft LVDS IP内核对每个IP例化最多支持18个通道。每个通道可支持从1到10位的解串因子(并行数据宽度)。当对一个应用分组通道时，必须要考虑Fitter布局期间通道至通道的偏移。要最小化偏移，将组中的所有LVDS通道并排布局。在PCB设计中，Intel建议执行封装偏移补偿来减少偏移和最大化性能。

注： 对于MAX® 10器件，Quartus® Prime软件不提供封装偏移补偿报告。

指南：LVDS通道PLL布局

MAX® 10器件中的每个PLL仅可以驱动与PLL相同沿的I/O bank的LVDS通道。

表 10.在MAX® 10器件中Usable PLL至Drive I/O Bank的实例 I/O Bank边沿 输入refclk GCLK多路复用器 可用的PLL 左侧 左侧 左侧 左上方或左下方

底部 底部 底部 左下方或右下方

右侧 右侧 右侧 右上方或右下方

顶端 顶端 顶端 左上方或右上方

指南：LVDS接收器逻辑布局

Quartus® Prime 软件自动将SERDES逻辑布局在最佳位置，从而满足时序要求。因此，不需要在Altera Soft LVDS IP内核逻辑上执行布局约束。

要改善Quartus® Prime Fitter的性能，可以在器件平面规划中创建LogicLock™区域来限制发送器SERDES逻辑布局。 数据表中定义的TCCS参数适用于位于同侧的差分I/O的整个bank。如果发送器SERDES逻辑布局在输出管脚相邻的LAB中，这种保证适用。

约束发送器SERDES逻辑至与数据输出管脚和时钟输出管脚相邻的LAB来提高TCCS性能。

指南：LVDS接收器时序约束

对于使用内核逻辑实现SERDES电路的接收器设计，必须设置适当的时序约束。

对于PLL工作在源同步补偿模式的LVDS接收器数据路径，Quartus® Prime编译器自动确保相关的延迟链设置被正确地设置。

不过，如果接收器上的输入时钟和数据没有边沿或者中央对齐，那么它可能需要在Quartus® Prime TimeQuest时钟分析器中设置时序约束。该时序约束指定需要的时序要求来确保可靠的数据采样。

LVDS接收器调试和故障排除

您可以使用FPGA原型设计获取有关LVDS接口性能和板级验证的有用信息。

虽然板级验证的重点是验证终端系统中FPGA的功能性，您还是可以采取额外的步骤来检查裕量。使用示波器来验证数据有效窗口的预测大小，以及I/O接口上的建立和保持裕量。

您也可以使用Intel SignalTap® II逻辑分析器来执行系统级验证，使得系统与您的设计目标互相有关系。

硬件调试之前执行RTL仿真

调试硬件之前，Intel建议执行一个RTL仿真。 通过RTL仿真，在检测真实硬件之前可以检查代码功能性。

例如，可以使用RTL仿真进行验证，当从远程发送器发送一个训练码型时，LVDS接收器中的bitslipping机制是否可行。

Geometry-Based和Physics-Based I/O规则

您需要考虑与LVDS相关的I/O布局规则。如果违反I/O布局规则，那么Quartus® Prime软件生成严重警告消息或错误消息。

要了解详细信息，请参考相关信息。

MAX 10 LVDS发送器和接收器设计

使用MAX® 10 LVDS解决方案，可以实现发送器和接收器混合应用。 可以使用Altera Soft LVDS IP内核来例化soft SERDES电路。soft SERDES电路利用时钟和差分I/O管脚创建高速差分发送器和接收器电路。

在发送器和接收器混合应用中，发送器和接收器可以共享一些FPGA资源。

发送器 – 接收器接口

使用internal或者external PLL可以例化Altera Soft LVDS接口的组件。

图 26.典型的Internal PLL Altera Soft LVDS接口

图 27.典型的External PLL Altera Soft LVDS接口

LVDS发送器和接收器FPGA设计实现

MAX® 10器件使用soft SERDES体系结构来支持高速I/O接口。Quartus® Prime软件在内核架构中通过Altera Soft LVDS IP内核创建SERDES电路。为了提高时序性能以及支持SERDES，MAX® 10器件使用内核架构中的I/O寄存器和LE寄存器。

LVDS发送器和接收器PLL共享实现

在需要LVDS发送器和接收器的应用中，通常需要两个PLL—每个接口需要一个。 使用Altera Soft LVDS IP内核，通过共享发送器和接收器之间的一个PLL，可以减少PLL的使用。 打开Use common PLL(s) for receivers and transmitters选项以支持Quartus® Prime编译器共享同一个PLL。

要共享PLL，这些PLL必须具有相同的PLL设置，例如：PLL反馈模式、时钟频率和相位设置。LVDS发送器和接收器必须使用相同的输入时钟频率和复位输入。

如果共享一个PLL，那么可以使用多个计数器来使能不同的解串因子和数据速率用于发送器的接收器。不过，由于使用多个PLL计数器，所以PLL输入时钟频率和PLL计数器分辨率会对发送器的接收器时钟造成限制。

注： 可用的PLL数量在不同的MAX® 10封装中各有分别。Intel建议选择一个能够对您的设计提供足够数量的PLL的时钟输出的MAX® 10器件封装。

初始化Altera Soft LVDS IP内核

在Altera Soft LVDS IP内核执行SERDES模块的数据传输之前PLL先锁定到参考时钟。

在器件初始化期间，PLL开始锁定参考时钟，然后在用户模式下完成锁定后，进入工作状态。如果时钟参考不稳定，那么会损坏PLL输出时钟的相移。该相移的错误会导致高速LVDS域和低速并行域之间的数据传输的失败和损坏。

为了避免数据损坏，初始化Altera Soft LVDS IP内核时，请遵循以下步骤： 置位pll_areset信号至少10 ns。

置位至少10 ns后，置低pll_areset信号。

等到PLL锁定变得稳定。

PLL锁定端口有效且稳定后，SERDES模块准备好工作。

LVDS发送器和接收器调试和故障排除

您可以使用FPGA原型设计获取有关LVDS接口性能和板级验证的有用信息。

虽然板级验证的重点是验证终端系统中FPGA的功能性，您还是可以采取额外的步骤来检查裕量。使用示波器来验证数据有效窗口的预测大小，以及I/O接口上的建立和保持裕量。

您也可以使用Intel SignalTap® II逻辑分析器来执行系统级验证，使得系统与您的设计目标互相有关系。

硬件调试之前执行RTL仿真

调试硬件之前，Intel建议执行一个RTL仿真。 通过RTL仿真，在检测真实硬件之前可以检查代码功能性。

例如，可以使用RTL仿真进行验证，当从远程发送器发送一个训练码型时，LVDS接收器中的bitslipping机制是否可行。

Geometry-Based和Physics-Based I/O规则

您需要考虑与LVDS相关的I/O布局规则。如果违反I/O布局规则，那么Quartus® Prime软件生成严重警告消息或错误消息。

要了解详细信息，请参考相关信息。

MAX 10高速LVDS板级设计考量

要实现MAX® 10器件中的最佳性能，必须考虑关键问题，例如：走线和连接器的阻抗、差分走线和匹配方法。

指南：提高信号质量

为了提高信号质量，请按照下列的电路板设计指南： 基于控制差分阻抗的电路板设计。计算和比较所有的参数，如走线宽度，走线厚度和两个差分走线之间的距离。

尽可能在差分I/O对的走线之间保持等长。差分对间走线尽量靠近以最大化共模抑制比(CMRR)。

保持走线尽可能短以限制信号完整性的问题。较长的走线有更多的电感和电容。

匹配电阻放置在尽可能接近接收器输入管脚的地方。

使用表面贴装元件。

避免在电路板上使用90°角的走线。

使用高性能的连接器。

设计背板和卡的走线，以便走线的阻抗能匹配连接器和匹配电阻。

全部信号的走线，尽量保持通孔的数量相等。

采用等长走线，以避免信号之间的偏移。不相等的走线长度导致交叉点偏移以及由于发送器通道至通道偏移(TCCS)值的增加而减少系统可容忍值。

少使用通孔因为它们造成阻抗不连续性。

保持翻转的单端I/O信号远离差分信号，以避免可能出现的噪声耦合。

不要将单端I/O时钟信号走线到差分信号相邻的层。

分析系统级信号。

指南：控制通道至通道偏移

对于MAX® 10器件，采用PCB走线补偿来调整每个LVDS通道的走线长度。与接收器连接时，调整走线长度可以改善通道至通道的偏移。

在封装级中，必须控制每个I/O bank以及器件每一侧的LVDS I/O偏移。如果计划使用相同的电路板设计从一个器件移植到另一个器件，就必须对每个移植的LVDS I/O管脚的封装移植进行控制。

有关控制LVDS I/O和封装偏移的信息，请参考相关的信息。

指南：确定电路板设计约束

收敛FPGA设计的时序后，检查电路板设计来确定影响信号完整性的不同因素。这些因素对LVDS接口中接收器件上的整体时序有影响。

LVDS接收器的时序裕量(由RSKM值表示)是板级的时序预算分配，影响如下： 偏移—这些因素导致板级偏移： 电路板走线长度

连接器的使用

寄生电路差异

抖动—抖动影响产生的因素，例如：串扰。

噪声—电路板上不完善电源和参考平面也可能导致噪声。

为了确保Altera Soft LVDS IP内核接收器的成功操作，不可超过时序预算。

指南：执行板级仿真

当您确定了系统要求和电路板设计约束后，使用电子设计自动化(EDA)仿真工具来执行板级仿真。请使用FPGA和对接器件的IBIS或者HSPICE模型进行仿真。

板级仿真确保最佳的板级设置，其中可以确定数据窗口是否符合LVDS接收器的输入规范(电气和 时序)。

您可以使用LVDS输出缓冲器上的可编程预加重功能，例如：补偿传输电路线的频率衰减。通过该功能，可以最大限度地张开远端接收器的数据眼图，特别是在远距离传输电路线。

Altera Soft LVDS IP内核参考

可对Altera Soft LVDS IP内核设置各种参数设置来定制其行为、端口和信号。

Quartus® Prime软件根据参数编辑器中所设置的参数选项生成定制的Altera Soft LVDS IP内核。

Altera Soft LVDS参数设置(Parameter Settings)

有四组选项：General、PLL Settings、Receiver Settings和Transmitter Settings。

表 11. Altera Soft LVDS参数 - General 参数 条件 所允许的值 说明 Power Supply Mode — 双电源

单电源 指定采用的器件是单或双电源器件。

Functional mode — RX

TX 对Altera Soft LVDS IP内核指定功能模式： RX—指定IP是LVDS接收器。

TX—指定IP是LVDS发送器。

Number of channels — 1–18 指定LVDS通道数。

SERDES factor — 1, 2, 4, 5, 6, 7, 8, 9, 10 指定每个通道的比特数。

表 12. Altera Soft LVDS参数 - PLL Settings 参数 条件 所允许的值 说明 Use external PLL 不适用于x1和x2模式。 On

Off 指定Altera Soft LVDS IP内核是否生成一个PLL或者连接到用户指定的PLL。

Data rate — 请参考器件 数据表。 指定PLL的数据速率输出。PLL的乘积值是OUTPUT_DATA_RATE/INCLOCK_PERIOD。

Inclock frequency — 取决于Data rate。 通过MHz对PLL指定输入的时钟频率。

Enable rx_locked port General, Functional mode = RX

Use external PLL = Off On

Off 如果打开，就使能rx_locked端口。

Enable tx_locked port General, Functional mode = TX

Use external PLL = Off On

Off 如果打开，就使能tx_locked端口。

Enable pll_areset port 始终打开 On

Off 如果打开，就使能internal PLL模式中的pll_areset端口。

在external PLL模式中，pll_areset端口始终是使能的。

Enable tx_data_reset port General, Functional mode = TX

Use external PLL = On On

Off 如果打开，就使能tx_data_reset端口。

Enable rx_data_reset port General, Functional mode = RX

Use external PLL = On On

Off 如果打开，就使能rx_data_reset端口。

Use common PLL(s) for receivers and transmitters Use external PLL = Off On

Off On—指定编译器对LVDS接收器和发送器使用相同的PLL。

Off—指定编译器对LVDS接收器和发送器使用不同的PLL。

如果使用相同的输入时钟源、解串因子、pll_areset源以及数据速率，那么 可以使用共享PLL。

Enable self-reset on loss lock in PLL Use external PLL = Off On

Off 如果打开，那么PLL在失锁时复位。

Desired transmitter inclock phase shift General, Functional mode = TX

Use external PLL = Off 取决于Data rate。 对发送器指定由PLL使用的相移参数。

Desired receiver inclock phase shift General, Functional mode = RX

Use external PLL = Off 取决于Data rate。 对接收器指定由PLL使用的相移参数。

表 13. Altera Soft LVDS参数 - Receiver Settings 参数 条件 所允许的值 说明 Enable bitslip mode General, Functional mode = RX On

Off 如果打开，就使能rx_data_align端口。

Enable independent bitslip controls for each channel General, Functional mode = RX On

Off 如果打开，就使能rx_channel_data_align端口。

rx_channel_data_align是边沿敏感的bit slip控制信号： 该信号上的每个上升沿会导致数据重对齐电路对字边界移一个位。

最小脉冲宽度要求是一个并行时钟周期。

Enable rx_data_align_reset port General, Functional mode = RX

Enable bitslip mode = On

Enable independent bitslip controls for each channel = Off On

Off 如果打开，就使能rx_data_align_reset端口。

Add extra register for rx_data_align port General, Functional mode = RX

Enable bitslip mode = On On

Off 如果打开，就寄存rx_data_align端口。

如果关闭这一选项，就必须在驱动接收器的逻辑中预寄存rx_data_align[]端口。

Bitslip rollover value General, Functional mode = RX

Enable bitslip mode = On 1–11 在电路恢复串行数据延迟为0之前指定脉冲的数量。

Use RAM buffer — On

Off 如果打开，Altera Soft LVDS IP内核在嵌入式存储器模块中实现输出同步缓冲器。

使用这个实现选项比Use a multiplexer and synchronization register选项使用更多的逻辑资源，但是形成正确的字对齐。

Use a multiplexer and synchronization register — On

Off 如果打开，Altera Soft LVDS IP内核对输出同步器实现一个多路复用器，而不是缓冲器。

Use logic element based RAM — On

Off 如果打开，Altera Soft LVDS IP内核在逻辑单元中实现输出同步缓冲器。

使用这个实现选项比Use a multiplexer and synchronization register选项使用更多的逻辑资源，但是形成正确的字对齐。

Register outputs General, Functional mode = RX On

Off 如果打开，就寄存rx_out []端口。

如果关闭这一选项，就必须在驱动接收器的逻辑中预寄存rx_out[]端口。

表 14. Altera Soft LVDS参数 - Transmitter Settings 参数 条件 所允许的值 说明 Enable 'tx_outclock' output port General, Functional mode = TX

PLL Settings, Use external PLL = Off On

Off 如果打开，就使能tx_outclock端口。

每个tx_outclock信号通过移位寄存器逻辑，除了下面的参数配置： 当outclock_divide_by 信号 = 1时

当outclock_divide_by信号等于deserialization_factor信号(仅奇数因子)以及outclock_duty_cycle信号为50时

Tx_outclock division factor General, Functional mode = TX

PLL Settings, Use external PLL = Off

Enable 'tx_outclock' output port = On 取决于 SERDES factor. 指定tx_outclock信号的频率等于发送器输出数据速率除以所选的分频因子。

Outclock duty cycle General, Functional mode = TX

PLL Settings, Use external PLL = Off

Enable 'tx_outclock' output port = On 取决于 SERDES factor和Tx_outclock division factor. 指定外部时钟时序约束。

Desired transmitter outclock phase shift General, Functional mode = TX

PLL Settings, Use external PLL = Off

Enable 'tx_outclock' output port = On 取决于Data rate。 指定输出时钟相对于输入时钟的相移。

Register 'tx_in' input port General, Functional mode = TX On

Off 如果打开，就寄存tx_in []端口。

如果关闭这一选项，就必须在驱动发送器的逻辑中预寄存tx_in[]端口。

Clock resource General, Functional mode = TX

Register 'tx_in' input port = On tx_inclock

tx_coreclock 指定寄存tx_in输入端口的时钟资源。

Enable 'tx_coreclock' output port General, Functional mode = TX On

Off 如果打开，就使能tx_coreclock输出端口。

Clock source for 'tx_coreclock' General, Functional mode = TX

Enable 'tx_coreclock' output port = On Auto selection

Global clock

Regional clock

Dual-Regional clock 指定驱动tx_coreclock输出端口的时钟资源。

Altera Soft LVDS接口信号

根据您所指定的参数设置，不同的信号可用于Altera Soft LVDS IP内核。

表 15.发送器接口信号 信号名称 方向 宽度(Bit) 说明 pll_areset 输入 1 异步复位所有计数器至初始值。

tx_data_reset 输入 对所有通道的相移寄存器、采集寄存器和同步寄存器异步复位。 如果选用Use external PLL参考设置，就使用这个信号。

该信号不影响数据重对齐模块或者PLL。

tx_in[] 输入 这个信号是Altera Soft LVDS IP内核串行传输的并行数据。

输入数据同步于tx_coreclock信号。每个通道的数据总线宽度与串化因子(SF)相同。

tx_inclock 输入 1 发送器PLL的参考时钟输入。

参数编辑器根据所选择的数据和参考时钟频率自动选择相应的PLL倍频因子。

tx_coreclock 输出 1 驱动非外设逻辑的输出时钟。

FPGA内核逻辑与发送器接口时钟—在FPGA架构中生成的并行发送数据与该时钟同步。

tx_locked 输出 1 提供LVDS PLL的状态。 PLL被锁定到输入参考时钟时，保持在高电平。

当PLL失锁时，保持在低电平。

tx_out[] 输出 通道的串行LVDS数据输出信号。

tx_out[(-1)..0]驱动tx_in[( × )-1 ..0]中的并行数据，其中是串行因子，是通道的数量。tx_out[0]驱动tx_in[(-1)..0]中的数据，tx_out[1]在tx_in的下一个数量的比特中数据输出。

tx_outclock 输出 1 外部参考时钟。

此时钟的频率可编程为与数据速率相同。

表 16. 接收器接口信号 信号名称 方向 宽度(Bit) 说明 rx_data_reset 输入 对所有通道异步复位，但不包括PLL。 如果使能Use external PLL参数设置，那么这个信号是适用的。

必须将该信号与快速时钟外部地同步。

rx_in[] 输入 通道的LVDS串行数据输入信号。

rx_in[(-1)..0]被解串，并输出到rx_out[( × )-1 ..0]，其中是解串因子，是通道的数量。rx_in[0]驱动数据到rx_out[(-1)..0]。rx_in[1]驱动数据到rx_out的下一个数量的比特。

rx_inclock 输入 1 LVDS参考输入时钟。

参数编辑器根据所选择的数据速率和参考时钟频率自动选择相应的PLL倍频因子。

rx_coreclk 输入 LVDS参考输入时钟。 替代PLL中的非外设时钟。

每个通道一个时钟。

rx_locked 输出 1 提供LVDS PLL的状态。 PLL被锁定到输入参考时钟时，保持在高电平。

当PLL失锁时，保持在低电平。

rx_out 输出 接收器并行数据输出。

每个通道的数据总线宽度与解串因子(DF)相同。

rx_outclock 输出 1 来自接收器PLL的并行输出时钟。 如果使能Use external PLL参数设置，那么这个信号不适用。

FPGA内核和接收器之间接口时钟必须由通过ALTPLL参数编辑器例化的PLL来驱动。

rx_data_align 输入 1 控制字节对齐电路。

您可以使用rx_outclock信号寄存这个信号。

rx_data_align_reset 输入 1 复位字节对齐电路。

在下面的情况下，使用rx_data_align_reset输入信号： 需要在器件工作期间复位PLL。

需要重新建立字对齐。

rx_channel_data_align 输入 控制字节对齐电路。

rx_cda_reset 输入 对数据重对齐电路的异步复位。该信号对数据重对齐模块进行复位。

此复位的最小脉冲宽度要求是一个并行时钟周期。

MAX 10高速LVDS I/O用户指南的文件修订历史

日期 版本 修订内容 2017年2月 2017.02.21 重命名为Intel。

2016年10月 2016.10.31 在有关LVDS通道支持的主题中添加了相关信息链接。

重新整理和更新了有关RSKM的主题。

添加了介绍如何使用TimeQuest时序分析器对LVDS接收器分配输入延迟的主题。

2016年5月 2016.05.02 添加了单电源MAX® 10器件的真RSDS和伪RSDS (3个电阻)发送器支持。

更新了发送器和接收器通道布局主题来介绍有关当对应用的LVDS通道进行分组时的最小化偏移。

更新了rx_data_reset接口信号的说明来指定必须使用快速时钟对其进行外部同步。

更新了General标签的Altera Soft LVDS参数设置： 添加了Power Supply Mode选项。

更新了SERDES因子参数所支持的值。

2015年11月 2015.11.02 更新了高速LVDS电路图，将ALTPLL中的C1流修改成ALTERA_SOFT_LVDS的inclock。此前，该图显示了双向流。

更新了确定接收器的外部PLL时钟参数的步骤，以阐明Quartus® Prime编译报告中所列出的时钟名。

更新有关Altera Soft LVDS参考设置的主题： 添加了有关器件数据表中PLL和高速I/O性能的主题的链接。

更正了使用Enable tx_data_reset port和Enable rx_data_reset port参数所要求的条件。必须先打开Use external PLL选项。

更新Tx_outclock division factor和Outclock duty cycle参数所允许的值。

更新Desired transmitter outclock phase shift参数的条件。

移除有关生成IP内核和由IP内核生成的文件的主题，并添加链接到Altera IP内核简介。

移除有关从Quartus® Prime编译报告中获得TCCS值的声明。可以从器件数据表中获得TCCS值。

添加了有关在E144封装的MAX® 10器件中使能LVDS预加重的指南主题。

更新了指南以控制通道到通道的偏移，从而移除了有关从Fitter Report面板中获得走线延迟数的声明。

添加了如何使用Quartus® Prime软件生成IBIS文件的视频演示的链接。

将Quartus II修改成Quartus Prime。

2015年5月 2015.05.04 移除了10M25器件中的F672封装。

更新了10M02器件封装M153的49到13的底部真收发器通道的数量。

在单电源MAX 10器件中添加了BLVDS输出支持。在此之前，BLVDS支持的单电源器件仅为输入而已。

在接收器输入偏移裕量主题中更新了RSKM定义以包括内核噪声和I/O切换噪声中的抖动。

更新了有关在external PLL模式中使用Altera Soft LVDS IP内核(发送器或接收器)的主题： 添加了rx_readclock、rx_syncclock和tx_synclock端口。

移除了pll_areset端口。

添加了奇数与偶数解串因子的实例。

添加了获取external PLL时钟参数的程序。

在发送器和接收器设计章节中移除了类似的指南。receiver only和transmitter only设计的更新指南仅适用于使用发送器和接收器的设计。

更新了Altera Soft LVDS IP内核的参数设置： 从SERDES factor参数中移除了所允许的值"6"和"9"。

添加允许值"Off"至Enable pll_areset port参数。

添加参数标签Register_rx_bitslip_ctrl port至Add extra register for rx_data_align port，并且在打开的情况下，指定必须预寄存端口。

2014年12月 2014.12.15 更新表格列出LVDS通道以包括每个器件封装的LVDS通道数。

在有关MAX 10器件支持x18 bundling模式的通道布局的主题中添加了更多 信息。

更新了有关通道PLL布局主题的实例，以提供更多信息。

添加了MAX 10时钟和PLL用户指南的链接，以提供有关用于同步soft SERDES的PLL和PLL输出计数器的更多信息。

2014年9月 2014.09.22 首次发布。