【 1. 源代码】

module mux4_1(a,b,c,d,s0,s1,s2,s3,y);
input wire a,b,c,d,s0,s1,s2,s3;
output reg y;
always @(s0,s1,s2,s3)
begincase({s0,s1,s2,s3})4'b0111: y<=a;4'b1011: y<=b;4'b1101: y<=c;4'b1110: y<=d;default: y<=0;endcase
end
endmodule

【 2. 功能仿真图】

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