verilog分频电路

二分频电路:

module div2(
input clk,
input rst_n,
output reg clk_o
);always@(posedge clk or negedge rst_n) begin
if(rst_n)clk_o <= 1'b0;
elseclk_o <= ~clk;
endendmodule

八分频电路：

module div4(
input clk,
input rst_n,
output reg clk_o
);reg [2:0] cnt;always@(posedge clk or negedge rst_n) begin
if(!rst_n)cnt <= 3'b0;
else if(cnt == 7)cnt <= 3'b0;
elsecnt <= cnt + 1;
endalways@(posedge clk or negedge rst_n) begin
if (!rst_n)clk_o <= 'b0;
else if(cnt < 4)clk_o <= 'b0;
elseclk_o <= 'b1;
endendmodule

50%占空比七分频电路:

module div7(
input clk,
input rst_n,
output reg clk_o
);reg [2:0] cnt_p, cnt_n;
reg clk_p, clk_n;always@(posedge clk or negedge rst_n) begin
if(!rst_n)cnt_p <= 'b0;
else if(cnt_p == 6)cnt_p <= 'b0;
elsecnt_p <= cnt_p + 1;
endalways@(posedge clk or negedge rst_n) begin
if(!rst_n)clk_p <= 'b1;
else if(cnt_p < 3)clk_p <= 'b1;
elseclk_p <= 'b0;
endalways@(negedeg clk or negedge rst_n) begin
if(!rst_n)cnt_n <= 'b0;
else if(cnt_n == 6)cnt_n <= 'b0;
elsecnt_n <= cnt_n + 1;
endalways@(negedeg clk or negedge rst_n) begin
if(!rst_n)clk_n <= 'b1;
else if(cnt_n < 3)clk_n <= 'b1;
elseclk_n <= 'b0;
endassign clk_o = clk_p | clk_n;endmodule

任意N(奇偶)分频电路：

module(
input clk,
input rst_n,
ouyput reg clk_o
);parameter N = 6;
parameter WIDTH = 3;reg [WIDTH-1:0] cnt_p, cnt_n;
reg clk_p,clk_n;assign clk_o = (N==1) ? clk : N[0] ? (clk_p | clk_o) : clk_p;/*******  clk_p  *******/
always@(posedge clk or negedge rst_n) begin
if(!rst_n)cnt_p<= 'b0;
else if(cnt_p == N-1)cnt_p <= 'b0;
elsecnt_p <= cnt_p + 1;
endalways@(posedge clk or negedge rst_n) begin
if(!rst_n)clk_p <= 'b1;
else if(cnt_p < (N>>1))clk_p <= 'b1;
elseclk_p <= 'b0;
end/*******  clk_n  *******/
always@(negedge clk or negedge rst_n) begin
if(!rst_n)cnt_n<= 'b0;
else if(cnt_n == N-1)cnt_n<= 'b0;
elsecnt_n<= cnt_n+ 1;
endalways@(negedge clk or negedge rst_n) begin
if(!rst_n)clk_n <= 'b1;
else if(cnt_n < (N>>1))clk_n <= 'b1;
elseclk_n <= 'b0;
endendmoduule

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