EDA程序设计--万年历设计
目 录
一 课程设计的目的及意义... 1
1.0设计目的... 1
1.1设计意义... 2
1.2设计要求... 2
二 设计流程:... 2
2.0 万年历原理... 2
2.1 原理框图... 2
2.2原理框图中各子模块的VHDL语言表述及生成模块框图... 3
2.3 VHDL设计流程.................................................................................................... 3
三 VHDL程序... 3
3.0 60进制计数器... 4
3.1 24进制计数器... 4
3.2 天计数模块... 5
3.3 月计数模块... 6
3.4 年计数模块... 7
3.5 秒分时和日月年分组输出控制模块... 8
3.6秒分时和日月年分两种模式切换和调整模块... 8
3.7下载到试验箱上实现其功能... 8
四 总结... 10
4.0. 10
一 课程设计的目的及意义
1.0设计目的
1.1设计意义
1.2 设计要求
- 在Quartus中编写VHDL程序实现年、月、日、时、分、秒各模块的功能。
(2) 将各模块在原理图中连接起来实现百年历计时功能。
(3) 将年、月、日和时、分、秒两种模式分别在试验箱模式7下显示,并设置键8为模式的切换键,键3 为调整数键,键6为在当前模式下切换调整位键。将各端口引脚绑定好并下载到实验箱实现其功能,观察是否能实现相应功能效果,如是否可以进位,是否能判断闰年等等。
二 设计流程:
2.0 万年历原理
秒、分是60进制,时是24进制,日31天由月1.3.5.7.8.10.12控制,日28/29由2月和润年控制,日30由月4.6.9.11控制。原理如下图:
2.1 原理框图
2.2 原理框图中各子模块的VHDL语言表述及生成模块框图:
2.3 VHDL设计流程
(1)设计输入根据电路设计所提出的要求,将程序输入到VHDL编辑器中区编辑。
(2)功能及模拟用VHDL,模拟器对编辑后的程序进行模拟,如果达不到设计要求,则可以重新修改程序,直到通过功能模拟。
(3)逻辑综合与优化,将通过功能模拟的程序放到VHDL编译器中,进行逻辑、综合与优化。
三 部分VHDL程序
3.0 60进制计数器
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
CQ1,CQ2:OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
ARCHITECTURE behav OF CNT60 IS
VARIABLE Q1,Q2: STD_LOGIC_VECTOR (3 DOWNTO 0);
IF Q1>9 THEN Q1:="0000";Q2:=Q2+1;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
CQ1,CQ2:OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
VARIABLE Q1,Q2: STD_LOGIC_VECTOR (3 DOWNTO 0);
IF Q1>9 THEN Q1:="0000";Q2:=Q2+1;
IF Q2=2 AND Q1=4 THEN Q1:="0000";Q2:="0000";COUT<='1';
USE IEEE.STD_LOGIC _UNSIGNED.ALL;
T1,T2 : out std_logic_vector(3 downto 0);
IF Q1=9 THEN Q1<="0000";Q2<=Q2+1;
需要完整的资料可在我的资源里下载,也可以加入我的纷传圈子,里面有资源压缩包的百度网盘下载地址及提取码。
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