版图绘制及Virtuoso软件工具使用说明.ppt

5.6 衬底耦合效应(衬底噪声) * 微电子与光电子研究所 内引线 */98 减小衬底耦合效应的措施 采用差动电路形式 数字信号与时钟以互补形式分布 采用更精确的工作模式，如信号采样 使与衬底相连的内引线的电感最小 保护环 * 微电子与光电子研究所 */98 混合信号电路的地反射 * 微电子与光电子研究所 由于地和衬底的电压反射会导致输入信号被干扰， 采用差动结构，信号受到的影响会减小。 使衬底与芯片地电压反射一致 */98 5.7布局规划、ESD及封装 5.7.1 布局规划 1)考虑pad位置影响来决定模块的摆放及输入输出方向 2)考虑模块间的连接关系确定整个布局 尽量短的连线 尽量少的交叉 尽量不要在模块上通过连线 3)考虑信号的要求来决定模块布局 如信号的绝对对称性 4)面积估算 模块间留下足够的距离布线 要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等，预留足够空间 5)估计连线问题 * 微电子与光电子研究所 */98 常用技巧： 不要受最小尺寸限制 ，适当放大间距、宽度之类 不要用最小线宽布线，而更应关注寄生电阻是否较低 多打通孔，既保证连接，又减小寄生电阻 尽量让所有的管子保持在同一个方向 不要在模块上，或者任何元件上，走信号线 敏感信号和噪声大的信号线不要经过任何元件上方 信号线不要经过电容上方…… * 微电子与光电子研究所 */98 5.7.2 静电放电(ESD) 1)ESD即静电放电效应，是芯片制造和使用过程 中最易造成芯片损坏的因素之一。它的产生途径主要有三个： 人体接触--带静电的人手触摸芯片(HBM) 机器接触--制造过程中，与机器接触(MM) 自产生电荷--已封装芯片在组合或运输过程中产生电荷(CDM) 2)人体在某种环境中可以存有1.5KV~2KV的静电压，这样高的电压可产生1.3A的峰值电流，如果施加在未加保护的芯片PAD上，将有可能击穿MOS通道，或将多晶硅gate烧融。 * 微电子与光电子研究所 */98 5.7.3 封装 封装问题应当是在还没有开始你的芯片版图设计之前就要考虑的问题。芯片封装的选择决定了平面布局方案，涉及有关芯片尺寸、电路块布置和其他一些问题。 * 微电子与光电子研究所 芯片面积与芯片布局： CORE Limited IO Limited */98 * 微电子与光电子研究所 6. GDS文件的Export &Import 6.1 GDS文件的Export */98 * 微电子与光电子研究所 在Library Browser中选择要导出的cell的layout，默认保存在根目录下的DAC_whole.gds(默认:文件名.gds)中，gzip和bzip2为两种不同压缩方式，都可以用，点击OK。 */98 * 微电子与光电子研究所 6.2 GDS文件的Import 在将GDS导进来之前先建立一个新的库，且该库要链接到版图所用到的tecfile文件，例如65nm1p8m的工艺要链接到smic65llrf_121825_2tm文件上。 */98 * 微电子与光电子研究所 */98 * 微电子与光电子研究所 Completed successfully !表明导入成功。点击OK按钮。 */98 * 微电子与光电子研究所 版图绘制课后作业 绘制一个振荡器，该振荡器为ICO(电流控制振荡器)，如下图所示： 要求：1、版图总面积<0.05mm^2 2、注意各输入对管和电流镜的对称与匹配 */98 ICO原理图及仿真图所在位置 ICO原理图及仿真图在/home/homework/layout/ 下，有ico和ico_test两个文件夹，将这两个文件夹拷贝到自己的目录下，先做原理图仿真，仿真ICO振荡频率，再画版图。 仿真和画版图使用CSMC 0.5μm工艺库，在/home/pdk/st02_200708151740/下，自己加载工艺库。 3. 画版图前设置好网格：0.005(PPT29页) * 微电子与光电子研究所 */98 * * * * 微电子与光电子研究所 a. MOS dummy(1) 在MOS两侧增加dummy poly(冗余栅)，避免Length受到影响。 添加dummy管，可以提供更好的环境一致性。 */98 * 微电子与光电子研究所 a. MOS dummy(2) 但是对于工艺厂商提供的库文件，当在版图中添加MOS dummy管时，LVS和DRC时常出错，一般来说可以用下面的方法解决： 将dummy管的源、漏、栅三端短接，dummy管的L可为最小值，但W必须和MOS管一样。 */98 * 微电子与光电子研究所 b.