ddr走线教程_DDR走线规则
精品
1
．时钟信号
(
1
)
差分布线，差分阻抗
100
欧姆，差分线误差±5mil。
(
2
)
与其它信号的间距要大于
25mil
，而且是指
edge to edge
的间距
(
3
)
CLK
等长，误差±10mil。
2
．数据信号：
(
1
)
数据信号分为八组，每组单独分开走线，第一组为
DDR_DQ[0
：
7]
、
DDR_DQSP0
、
DDR_DQSN0
、
DDR_DQM0
，以此类推，同组信号在同一层走
线。
(
2
)
DQ
和
DQM
为点对点布线，
(
3
)
DQS
为差分布线。差分线误差±5mil，差分阻抗
100
欧姆。
(
4
)
组内间距要大于
12mil
，
而且是指
edge to edge
的间距，
同组内
DQ
与
DQM
以
DQS
为基准等长，误差±5mil。
(
5
)
DQS
与
DDR2_CLKP
等长，误差±5mil。
(
6
)
不同组信号间距：大于
20mil
(
edge to edge
的间距)
(
7
)
DDR_CKN/P
之间的并联
100
欧姆电阻，
需要放置在信号一分二的分叉地
方
(
8
)
尽可能减少过孔
(
9
)
叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度
(
10
)
信号走线长度，不超过
2500mil
3
．控制信号和地址信号：
(1)
组内间距要大于
12mil
，而且是指
edge to edge
的间距
(2)
所有控制线须等长，误差±10mil。
(3
不同组信号间距：大于
20mil
(
edge to edge
的间距)
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