采样频率和带宽的关系_ADC为什么需要采样保持器(SHA)?
如今大多数ADC芯片里都集成了采样保持功能,以便更好地处理交流信号,这种类型的ADC我们叫做采样ADC,可是早些时候的ADC并非采样类型,而只是一个简单的编码器。非采样ADC的一个缺点是,如果在A-to-D的转换期间内,输入信号变化超过了1 LSB ,则输出数字码会出现较大的误差,多数ADC或多或少都会遇到这样的问题。下面通过一个简单计算来说明非采样ADC的输入频率限制。
如图1所示,假设非采样SAR ADC的采样率为100 ksps,转换时间为8 μs(留出2 μs用于片外采样),假设输入到ADC编码器的信号为正弦波,幅值为
对上式求导得到,
因此输入信号的最大变化率为,
求解出最大频率
因此,如果ADC的分辨率N=12且在转换时间内(dt=8 μs)允许输入信号出现1 LSB的变化,即dv=q,则通过上式得到最大的输入频率为:
这表明虽然该ADC支持100 ksps的采样率,但当输入信号的频率超过9.7 Hz时,非采样ADC将出现明显的转换误差。通过上面分析,非采样ADC的输入频率受到限制,而使用采样保持器(SHA)的采样ADC可缓解该问题。
如图2所示,理想SHA由简单开关SW、保持电容C以及驱动电容和后级电路的高输入阻抗缓冲器组成。其中开关SW用于采样和保持模式的切换,保持电容C用于储存输入信号的瞬时值。驱动C的高输入阻抗缓冲器用于提供电流增益对保持电容充电,而驱动后级的高输入阻抗缓冲器是为了防止SHA在保持模式下C放电超过1 LSB。
采样ADC的工作原理:采样模式下,SHA对信号进行采样;保持模式期间内保持信号恒定。调整时序,使得后级的ADC编码器在保持时间内对保持的信号进行A-to-D转换,由于保持模式下信号几乎不变,因此ADC可以处理快速变化的高频信号,处理的频率上限不由编码器决定,而是取决于SHA的孔径抖动、带宽和失真等性能。
回到上面的计算,SHA在2 μs内进行信号采样,而编码器在后面8 μs中进行A-to-D的转换,因此采样总周期仍为10 μs,满足100 ksps的采样率要求,但此时采样ADC在理想情况下可处理50 kHz的输入频率。
总结一下,输入交流信号频率高,变化快,输出数据存在较大的转换误差,ADC理论处理的上限频率低。前端SHA可缓解此问题,ADC仅转换保持时间内的信号,因此可处理快信号,上限频率限制由SHA的性能决定。
以上。
参考文献:Walt Kester, Data Conversion Handbook (2005), Analog Devices Inc.
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