Verilog系统函数(一) $display
Verilog系统函数 $display
参考:FPGA篇(四)Verilog系统函数介绍($display,$fopen,$fscanf,$fwrite($fdisplay),$fclose,$random,$stop)
下面代码截自仿真文件部分:
reg flag;
//--------------------------------------------------------------------------------
//****************************** 系统显示 $display *******************************reg [31:0] data_display;initial begindata_display = 32'd100;flag = 0; $display("!!! Start Simulation !!!");#10;//显示16进制 10进制$display("data_display = %h hex %d decimal", 100, 100);$display("data_display = %h hex %d decimal", data_display, data_display);#10;//显示8进制 2进制$display("data_display = %o otal %b binary", 100, 100);$display("data_display = %o otal %b binary", data_display, data_display);#10;//ASCII码$display("data_display has %c ascii character value",64);#10;//显示10进制 换行 2进制$display("data_display = %d otal next line \n %b binary", 100, 100);#10//显示系统仿真时间$display("simulation time is %t",$time);flag = 1; end
运行结果:
!!! Start Simulation !!!
data_display = 00000064 hex 100 decimal
data_display = 00000064 hex 100 decimal
data_display = 00000000144 otal 00000000000000000000000001100100 binary
data_display has @ ascii character value
data_display = 100 otal next line
00000000000000000000000001100100 binary
simulation time is 50000
从flag可以看出,仿真时间为50ns,也就是50000ps,再次推断,运行结果显示为ps为单位。
Verilog系统函数(一) $display相关推荐
- Verilog系统函数
Verilog系统函数 前言 一.$width (一)简介 (二)$width 参数 (三)例子 二.Specify参数 三.$display (一)简介 (二)格式说明 (三)例子 1.例1 2.例 ...
- FPGA开发技巧备忘录——verilog系统函数做数学运算
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档 FPGA开发技巧备忘录--verilog系统函数做数学运算 前言 $clog2 Real math functions $random ...
- Verilog系统函数—随机数产生
Verilog系统函数-随机数产生 1 $random r a n d o m 用 于 产 生 随 机 数 , 函 数 调 用 时 返 回 一 个 32 位 的 随 机 数 ,
- (72)Verilog HDL系统函数和任务:$display
(72)Verilog HDL系统函数和任务:$display 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)Verilog HDL系统函数和任务:$display 5 ...
- Verilog自编函数clog2替代SV中的系统函数$clog2
先放函数,已验证和$clog2输出一致,注意需满足输入n ≥ 1. // 返回以2为底的n的对数 function integer clog2 (input integer n); beginn = ...
- FPGA基础设计(11)Verilog任务、函数、系统任务、系统函数
目录 1.概述 2.函数(function) 3.任务(task) 4.系统任务 4.1 显示任务 4.1.1 display和write任务 4.1.2 strobe监控 4.1.3 连续监控 4. ...
- (95)Verilog HDL系统函数和任务:$fgets
(95)Verilog HDL系统函数和任务:$fgets 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)Verilog HDL系统函数和任务:$fgets 5)结语 ...
- (92)Verilog HDL系统函数和任务:$fclose
(92)Verilog HDL系统函数和任务:$fclose 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)Verilog HDL系统函数和任务:$fclose 5)结 ...
- (94)Verilog HDL系统函数和任务:$ferror
(94)Verilog HDL系统函数和任务:$ferror 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)Verilog HDL系统函数和任务:$ferror 5)结 ...
最新文章
- Leetcode 96. 不同的二叉搜索树 解题思路及C++实现
- 正则 不能有中文逗号_Python爬虫教程-19-数据提取-正则表达式(re)
- vijos 观光旅游 最小环fl 呆详看
- python初体验-hello world答案_Python初体验_基础(一)
- 解决:Unable to identify index name. XXXModel is not a Document. Make sure the document class is annota
- Cortex-M3的存储器系统
- Erlang进程堆垃圾回收机制
- ALOS_PALSAR_12.5m分辨率DEM数据下载
- 下载地址url中带有中文是url转换方法
- Permute 3 for mac(万能音视频转换器)
- import settings 错误
- 老男孩爬虫实战密训课第一季,2018.6,初识爬虫训练-实战2-自动登陆抽屉网
- 家庭mesh组网方案
- 【Android Tricks 6】ViewPager首页与尾页的滑动动作响应
- 闲谈IPv6-聊聊IPv6端到端分段和MTU探测的问题
- 控制IE浏览器升级降级
- java与c语言哪个好学_Java编程和C语言哪个好学
- 借助新电商平台,湖北荷塘三宝直达全国餐桌
- 数字孪生流域工程建设研究案例
- ​迅雷弹窗被叫停,还能飞多远?
热门文章
- 中华图标网--http://sinoLogo.cn
- js获取已知scripts中是否存在某变量_JS全局变量是如何工作的?
- python 表格格式输出_利用python对excel中一列的时间数据更改格式操作
- 修身论文2000字_那些没能写出毕业论文的博士生,究竟是败在了哪里?
- 享有的意思是_“fuck you money”不是“x你钱”,真实意思却是这个
- linux从i2c读取变量,I2C子系统之__I2C_first_dynamic_bus_num变量的相关分析
- java清空字符串_java面向对象,垃圾回收机制
- 四驱麦克纳姆轮运行原理
- 半导体物理与器件pdf施敏_西湖大学工学院先进固态半导体实验室行政助理招聘,户籍专业不限!...
- html 二叉树模式,重建二叉树.html