AXI4-Stream协议总结

AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；

一、接口信号描述

信号	源	描述
ACLK	时钟源	全局时钟信号。所有信号在ACLK信号上升沿采样。
ARESETn	复位源	全局复位信号。ARESETn低电平有效。
TVALID	主	TVALID表示主设备正在驱动一个有效的传输。当TVALID和TREADY都置位时，发生一个传输。
TREADY	从	TREADY表示从设备在当前周期能够接收一次传输。
TDATA[(8n-1):0]	主	TDATA是基本的有效载荷，用来提供跨越接口的数据。数据为整数个字节。
TSTRB[(n-1)：0]	主	TSTRB位字节修饰符。用来描述TDATA相关字节内容作为一个数字字节或者一个位置字节被处理。
TKEEP[(n-1)：0]	主	TKEEP是字节修饰符。用来表明TDATA相关字节的内容是否作为数据流的一部分被处理。TKEEP字节修饰符未被确认的那些相关字节是空字节，可以从数据流中去除。
TLAST	主	TLAST表明了包的边界。
TID[(i-1):0]	主	TID是数据流的标识符，用来表明不同的数据流。
TDEST[(d-1):0]	主	TDEST为据流提供路由信息。
TUSER[(n-1):0]	主	TUSER是用户定义的边带信息，这它能伴随数据流进行发送。

二、握手机制

只有当VALID 和READY 同时为高时，才能进行传输。

VALID和READY信号的先后顺序有一下三种形式：

2.1 VALID早于READY信号

2.2 READY信号早于VALID信号

2.3 VALID 信号与 READY 信号同时

三、基本事务

AXI4-Stream跟AXI4的区别就是AXI4-Stream去除了地址线，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时。由于AXI4-Stream协议（amba4_axi4_stream_v1_0_protocol_spec.pdf）没有时序图，因此，我使用XILINX公司的产品指导手册（pg007_srio_gen2_v3_1.pdf）里的一个时序图来演示AXI4-Stream各个信号的关系。如下图所示：

上图中，tready信号一直处于高电平，表示从设备做好了接收数据准备。tvalid变为高电平的同时，tdata、tkeep、tuser也同时进行发送。在tdata最后一个字节数据时，tlast发送一个高电平脉冲。数据发送完成后，tvalid变为低电平。这样一次传输就完成了。

AXI4-Stream协议总结相关推荐

（4）ZYNQ AXI4总线协议介绍
1.1 ZYNQ AXI4总线协议介绍 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)ZYNQ AXI4总线协议介绍: 5)结束语. 1.1.2 本节引言 " ...
axi4协议的乱序_一篇文章读懂读透FPGA AXI4 总线协议
新一代FPGA中采用的基本都是AXI4总线协议,例如与slaver侧的DMA或DDR等通信.这篇讲AXI4的文章感觉讲的很清楚. 0.绪论AXI是高级扩展接口,在AMBA3.0中提出,AMBA4.0将 ...
gic stream协议
gic stream协议,是基于AXI-stream协议.用于gic的IRI组件(interrupt routing infrastructure),和cpu interface之间,传输信息. di ...
AXI4 STREAM DATA FIFO
AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器,和其他fifo一样是先进先出形式.可以在跨时钟域的应用中用于数据缓冲,避免亚稳态出现.支持数据的分割和数据拼接.在 ...
接收sahara协议消息或者出现stream协议握手失败
卡在:接收sahara协议消息或者出现stream协议握手失败文件路径不要有中文或空格说明:这个所有的OPPO刷机,都可能出现出错原因:这个出错原因不是很明确,但是本人用以下的方法操作 ...
AXI4总线协议的发展历史
随着集成电路芯片的规模越来越大,IC的设计开始越来越复杂.基于IP核复用的设计方法因为能有效的降低复杂度,提高设计成功率,目前已成为主流的IC设计方法.而如何解决一个芯片内不同IP核间的通信问题是总体 ...
reactive stream协议详解
文章目录背景什么是reactive stream 深入了解java版本的reactive stream Publisher Subscriber Subscription Processor JD ...
AXI4协议之AXI4-Full接口详解及实战
文章目录 AXI4总线协议概述 AXI4-Full 接口创建代码实例代码分析模块参数输入输出其他参数写地址通道写数据通道写响应通道读地址通道读数据通道代码阅读一堆信号声明一 ...
FPGA控制DDR读写（AXI4总线接口）
FPGA控制DDR读写(AXI4总线接口) 范围本文适用于FPGA控制DDR读写 MIG核 MIG信号注释 DDR型号为 MT41K256M16TW-107 下面是MIG IP核的相关信号图2.1 ...
AXI 总线协议学习笔记（2）
引言从本文开始,正式系统性学学习AXI总线. 如何获取官方协议标准? 第一步:登陆官网:armDeveloper 第二步:登录,无账号需要注册第三步:点击文档第四步: 第五步:浏览页面建议下载下 ...

AXI4-Stream协议总结

AXI4-Stream协议总结相关推荐

最新文章

热门文章