IC/FPGA笔试/面试题分析（十一）基础概念（三态门等）

上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。

下面简单介绍一下其他概念题目：

1、解释一下Vih，Vil，Vol，Voh，Vt。

这些是有关逻辑电平的一些概念：

输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。
输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。
阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。
对于一般的逻辑电平，以上参数的关系如下：
Voh > Vih > Vt > Vil > Vol
补充几个概念：
Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
Iih：逻辑门输入为高电平时的电流（为灌电流）。
Iil：逻辑门输入为低电平时的电流（为拉电流）。
参考来源

2、反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？

反相器的速度与哪些因素有关。

（1）电容（负载电容、自载电容、连线电容）较小，漏端扩散区的面积应尽可能小。输入电容要考虑：（1）Cgs 随栅压而变化（2）密勒效应（3）自举效应

（2）加大晶体管的尺寸（驱动能力），使晶体管的等效导通电阻（输出电阻）较小。但这同时加大自载电容和负载电容（下一级晶体管的输入电容）。

（3）提高电源电压，提高电源电压可以降低延时，即用功耗换取性能但超过一定程度后改善有限。电压过高会引起可靠性问题（氧化层击穿、热电子等）。

Transition Time（转换时间）：上升时间：从10%Vdd上升到90%Vdd的时间，下降时间L从90%Vdd下降到10%dd的时间。上升时间和下降时间统称为Transition Time，也有定义为20%到80%。

Propagation Delay（传播延时）：在输入信号变化到50%Vdd到输出信号变化到50%Vdd之间的时间。

参考链接

3、画出CMOS三态缓冲器的电路原理图，解释一下高阻态。

高阻态：电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，可以理解为断路，不被任何东西所驱动，也不驱动任何东西。

CMOS三态缓冲器的画法

第一个画法：在反相器的上方串联一个PMOS，在下面串联一个NMOS，如下图画法一：

当 $\overline{EN}$ 为1时，最上面的PMOS截止，下面的NMOS也截止，所以输出为高阻态；当 $\overline{EN}$ = 0时候，上面的PMOS导通，下面的NMOS也导通，这样的话输出就是一个反相器，即 $Y = \overline{A}$ ;

上面的反相器也可以用CMOS门电路替换：

第二种画法：（输出Y忘了画出，请自行加上）

在反相器的CMOS门电路上方串联一个PMOS，同时用或非门控制：

当 $\overline{EN}$ = 1，上方PMOS截止，下面NMOS也截止，所以输出为高阻态；

当 $\overline{EN}$ = 0时，上方PMOS导通，输出为Y = A；

第三种画法：

反相器的CMOS电路下面串联一个NMOS管，并用与非门控制；

分析不在话下。

下面是对上述情况的总结：

4、什么是open-drain output？

门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门叫做开路门。开路的CMOS门叫做OD门；

未完待续

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