数字 IC 设计、FPGA 设计秋招笔试题目、答案、解析（1）2022 紫光展锐（上）

引言

最近收到诸多粉丝的来信，要求出一版《数字 IC 设计、FPGA 设计秋招笔试题精讲》，于是，通过几天几夜的加班加点，终于出了这一版《2022 紫光展锐秋招笔试题目、答案、解析》，以后每隔 7 天就会出好几套卷，助各位数字 IC 设计者斩获大厂的高薪 Offer！！！

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单选题

（共 26 题，每题 2 分，共 52 分）

1、Verilog 语言与 C 语言的区别，不正确的描述是（）

A. Verilog 语言可实现并行计算，C 语言只是串行计算

B. Verilog 语言可以描述电路结构，C 语言仅仅描述算法

C. Verilog 语言源于 C 语言，包括它的逻辑和延迟

D. Verilog 语言可以编写测试向量进行仿真和测试

正确答案：C详细解析：A：正确，Verilog 是基于硬件电路的，电路是可以并行执行的，C 语言是基于软件的，其实现是基于 CPU 指令的串行执行，从上往下一条一条的执行；B：正确，解析同上C：错误，Verilog 借鉴了 C 语言，但是不是来源于 C 语言，是来源于真实的硬件设计电路，C 语言也不存在组合逻辑、时序逻辑以及时钟延迟之类的概念D：正确，仿真验证的时候，Testbench 中测试向量的写法可以是 Verilog 或者是 SystemVerilog

2、数据位宽 8bit，地址位宽 13bit 的 RAM，其大小为（）

A. 4KB

B. 8KB

C. 16KB

D. 32KB

正确答案：B
详细解析：
假设以比特为单位的话，具有如下关系：
存储器的存储大小 = 存储器的比特数 = 存储器的数据位宽 * 存储器的数据数量，
存储器的数据数量 = 2 ^ 存储器的地址位宽，
于是这里就等价于 8*(2^13) = (2^3)*(2^10)*(2^3) = 8KB，
注意，1K = 2^10，1B = 2^3(b)，B 指的是字节 Bytes，b 指的是比特 bits

3、以下哪些是第三代移动通信标准（）

A. EDGE

B. TD-SCDMA

C. LTE

D. WiFl

正确答案：B
详细解析：
概念题，第三代移动通信系统主要标准有 WCDMA、CDMA2000 和 TD-SCDMA。

4、Linux下，删除文件命令是（）

A. mkdir

B. rm

C. mv

D. del

正确答案：B
详细解析：
A：新建文件夹
B：删除文件
C：移动文件
D：Linux 文件操作没有 del 命令(PS：SVN 有 del 没有 rm)

5、在 Verilog 中，以下不属于分支语句的是（）

A. case

B. if-else

C. repeat

D. casez

正确答案：C
详细解析：
A：case 分支，不具备优先级的
B：if-else 分支，具有优先级的
C：重复循环语句，主要用于验证激励、测试文件中
D：同 case 分支

6、一个八位 D/A 转换器最小电压增量为 0.01V，当输入 10011100 时，输出电压为（）V

A. 1.28

B. 1.45

C. 1.54

D. 1.56

正确答案：D
详细解析：
输入二进制数是 8'b10011100，转换成十进制数是 8'd156，然后相乘即可：156*0.01V = 1.56V

7、在 Verilog HDL 的 always 块语句中的语句是如何执行的（）

A. 顺序

B. 并行

C. 顺序或并行

D. 不一定

正确答案：D
详细解析：
这是不一定的，对于阻塞赋值 = 来讲，是顺序执行的，对于非阻塞赋值 <= 来讲，是并行执行的

8、以下哪个不是异步处理的通用方法（）

A. synchronizer

B. fifo

C. handshake protocol

D. sampling by DFF

正确答案：D
详细解析：
A：同步化处理，通常指的是打两拍，是解决异步问题的方法之一
B：异步 FIFO 缓存，是解决异步问题的方法之一
C：握手协议，是解决异步问题的方法之一
D：简单的触发器采样是无法解决异步问题的

9、Verilog HDL中信号没有定义数据类型时，缺省为什么数据类型（）

A. reg

B. wire

C. tri

D. Z

正确答案：B
详细解析：
需要明确数据类型的概念
A：寄存器型的数据类型，需要定义
B：线网型的数据类型，无定义默认此类型
C：三态，不是数据类型，是电平状态
D：高阻态，不是数据类型，是电平状态

10、项目后仿阶段，不需要哪个文件？（）

A. 标准单元库

B. 网表

C. SDF

D. RTL

正确答案：D
详细解析：
项目后仿阶段，RTL 已经转换成真实的网表了，所以不需要 RTL，只需要网表即可；此外，还需要具有真实纳米工艺的标准单元库和具有真实延时的 SDF

11、How many logic gates（only NAND and NOT gate）used in a D latch？（）

A. 4

B. 5

C. 6

D. 7

正确答案：B
详细解析：
详见下图

12、以下对 Hold Timing 有帮助的是（）

A. 提高时钟频率

B. 降低时钟频率

C. 提高工作电压

D. 降低工作电压

正确答案：D
详细解析：
时钟速率主要影响的是建立时间 Setup Timing，保持时间 Hold Timing 主要和路径延迟有关，保持时间希望组合逻辑路径延迟越大越好，较高的工作电压会减少组合逻辑的延迟，所以希望对 Hold Timing 有帮助的是较低的工作电压，组合逻辑路径延迟更大一点

13、以下哪项工作需要手工进行门级设计？（）

A. 行为级描述

B. 综合

C. ECO

D. 验证

正确答案：C
详细解析：
A：只是要求撰写 Verilog HDL，不一定包括门级电路设计
B：只是要求 DC 工具对 RTL 进行综合
C：这是芯片的 RTL Finals，后端流程走完之后需要对电路进行的小部分修改，此时需要手工进行门级设计
D：验证，偏向于软件语言和测试激励，与电路设计关系较小

14、At which level is STA usually done？（）

A. Behavior Level

B. Register Transfer Level

C. Gate Level

D. System Level

正确答案：C
详细解析：
STA 指的是静态时序分析，此时需要延时信息，综上，只有门级电路具有延时信息，所以选择 C

15、In Verilog Hdl，a＝4'b1011，so &a＝？（）

A. 4'b1011

B. 4'B1111

C. 1'b1

D. 1'b0

正确答案：D
详细解析：
需要明确操作数和操作符的定义，这里 &a 表示的是对 a 的每一个比特进行相与的操作，所以最终结果是 a[0]&a[1]&a[2]&a[3] = 1'b0

16、'timescale 1ns/1ps

fork

begin #1；end

begin #2；end

join_none

Sdisplay($time);

上述代码中需要等待多长时间？（）

A. 1ns

B. 2ns

C. 3ns

D. 4ns

正确答案：B
详细解析：
这里主要是仿真验证的相关知识，fork-join 是并行执行的，所以里面的延时就取决于最大的延时，即 2ns

17、下列哪个语句（）不能在 module 中独立存在

A. task

B. initial

C. always

D. forever

正确答案：D
详细解析：
forever 通常是包含在 initial begin end 中，用来生成时钟，无法单独存在

18、CMOS 工艺中，PMOS 的衬底连接是（）

A. VDD

B. GND

C. Source

D. Drain

正确答案：A
详细解析：
VDD 接电源

19、A = (0.8125)10，十进制转二进制，则 A ＝（）

A. (0.1101)2

B. (0.0101)2

C. (0.1011)2

D. (0.1111)2

正确答案：A
详细解析：
0.1101 = 2^(-1) + 2^(-2) + 2^(-4) = 0.5 + 0.25 + 0.0625 = 0.8125

20、运算 assign SUM＝a[7:0]+b[7:0] +c[7:0] +d[7:0]+e[8:0]，为了 SUM 没有溢出，SUM 的位宽最小为多少（）

A. 10

B. 11

C. 12

D. 13

正确答案：A
详细解析：
assign SUM = a[7:0] + b[7:0] + c[7:0] + d[7:0] + e[8:0] 中，
a[7:0] + b[7:0] 都是 8 比特，最大输出 9 比特，
c[7:0] + d[7:0] 都是 8 比特，最大输出 9 比特，
e[8:0] 本身就是 9 比特，
3 个 9 比特数据相加，最大是 11 比特

21、下列描述中采用时钟正沿触发且 reset 异步下降沿复位的代码描述是（）

A. always@(posedge clk or negedge reset) if(reset)

B. always@(posedge clk or reset) if(!reset)

C. always@(posedge clk or negedge reset) if(lreset)

D. always@(negedge clk or posedge reset) if(reset)

正确答案：C
详细解析：
这是最标准、最推荐的写法

22、组合逻辑电路通常由（）组合而成

A. 记忆元件

B. 门电路

C. 计数器

D. 以上都对

正确答案：B
详细解析：
很明显，选择 B

23、以下哪个不是 Verilog 的 Keyword？（）

A. input

B. assign

C. write

D. module

正确答案：C
详细解析：
A：输入关键词
B：组合逻辑电路连线标志
C：非关键词
D：模块命名关键词

24、APR 最终输出什么数据给 Foundary？（）

A. GDS

B. DEF

C. Verilog

D. SPEF

正确答案：A
详细解析：
最终交付给产商的是 GDSII 文件

25、假设在 CRC 校验中使用的生成多项式是 G(X) = X^3＋X＋1，4 位的原始报文为 1010，求编码后的报文（）

A. 1010 011

B. 1010 000

C. 1011 011

D. 1011 000

正确答案：A
详细解析：
https://zhidao.baidu.com/question/336034816.html

26、AXI4 不包括下面哪个接口信号（）

A. AWID

B. ARID

C. WID

D. RID

正确答案：C
详细解析：
A：写地址 ID
B：读地址 ID
C：无
D：读 ID 标志

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