verilog并行数据转换为串行输出

代码实现在conv_en的控制下，将16位并行数据，转换为串行数据输出，并行数据转换为串行数据后，第一个周期是空的，第二个周期才会有数据输出，因为复位过后的din_reg初始值为0。

module ADF4351_CTRL(
input clk,
input rst,
input conv_en,
input [15:0] din,output reg dout,
output reg [15:0]din_reg,
output reg [4:0]cnt,
);parameter Num=16;//reg [15:0]din_reg;
//reg [4:0]cnt;//先输出高位，左移，若想输出低位则右移,且dout <= din_reg[0];
always @(posedge clk or negedge rst)beginif(!rst) begindout    <= 0;din_reg <=3'd0;cnt     <= 0;endelse if(conv_en == 1)beginif(cnt == Num - 1)begindout    <= din_reg[Num - 1];din_reg <= din;cnt     <= 1'd0;endelse begindin_reg <= din_reg <<1; dout    <= din_reg[Num - 1];cnt     <= cnt + 1'b1;endend
end

`timescale 1ns/100psmodule tb_adf4351;parameter SYSCLK_PERIOD = 100;// 10MHZreg SYSCLK;
reg NSYSRESET;
reg SYN_EN;initial
beginSYSCLK = 1'b1;NSYSRESET = 1'b0;SYN_EN = 1'b0;
end//
// Reset Pulse
//
initial
begin#(SYSCLK_PERIOD * 10 )NSYSRESET = 1'b1;
end//
// Clock Driver
//
always @(SYSCLK)#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;reg [15:0] DIN;integer j;initial
begin
#(SYSCLK_PERIOD*150) SYN_EN = 1'b1;
#(SYSCLK_PERIOD*450) SYN_EN = 1'b0;
endinitial
begin#1 DIN = 0;for(j = 0;j<20;j = j+1)begin#(SYSCLK_PERIOD*100) DIN = 16'hccee;#(SYSCLK_PERIOD*100) DIN = 16'haaaa;#(SYSCLK_PERIOD*100) DIN = 16'hccee;#(SYSCLK_PERIOD*100) DIN = 16'haaaa;#(SYSCLK_PERIOD*100) DIN = 16'hccee;end
endwire dout;
wire [15:0]din_reg;
wire [4:0]cnt;ADF4351_CTRL ADF4351_CTRL_0 (// Inputs.clk(SYSCLK),.rst(NSYSRESET),.din(DIN),// Outputs.dout(dout ),.din_reg(din_reg),.cnt(cnt),.SYN_CLK_F( SYN_CLK_F));endmodule

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