8位串行输入串行输出移位寄存器的Verilog设计

1 Verilog描述

module shift_s2s(
   input        din,
   input        clk,
   output reg    dout
);

reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7;

//串行输入串行输出移位寄存器
/*8位移位寄存器由8个D触发器串联构成，在时钟
信号的作用下，前一级的数据向后移动*/

always@(posedge clk)begin
       tmp1 <= din;
       tmp2 <= tmp1;
       tmp3 <= tmp2;
       tmp4 <= tmp3;
       tmp5 <= tmp4;
       tmp6 <= tmp5;
       tmp7 <= tmp6;
       dout <= tmp7;
   end

endmodule

2 RTL级视图

3 功能仿真

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