数字电路与逻辑设计笔记
数字电路与逻辑设计笔记
- 变量和常量的关系式
根据真值表写表达式
以真值表内输出端“1”为准
第一步:从真值表内找输出端为“1”的各行,把每行的输入变量写成乘积形式;遇到“0”的输入变量上加非号。 第二步:把各乘积项相加,即得逻辑函数的表达式。
完备集
最小项:n个变量X1、X2、···、Xn的最小项是n个因子的乘积,每个变量都以它的原变量或非变量的形式在乘积中出现,且仅出现一次。
例如:A, B, C 三个逻辑变量的最小项有23=8个,分别为:A‘B’C’, A’B’C, A’BC’, A’BC, AB’C’, AB’C, ABC’, ABC 其中A’表示A的非 其余类推。
卡罗图化简:格雷码;用尽量大的圈,去圈尽量多的1;
表达式->卡罗图
第一步:写出最小项
第二步:画图
第三步:填图
卡罗图->表达式
第一步:画图
第二步:填图
第三步:合并最小项(想左和向上看:找相同;框住2的n次方时,消去n个元素)
译码器的应用
1,地址译码器
2实现逻辑表达式
3译码器的扩展:输入接口连接在一起,使能信号作为扩展的高位信号。(注意:必须有使能端)
数据选择器的应用
1做数据选择,以实现多路信号分时传送
2 实现逻辑方程
3 在数据传输时实现并-串转换
4 产生序列信号(循环产生一组信号比如:1101 1101 1101)
计数器+选择器 = 序列产生器竞争与冒险
组合逻辑电路中,同一信号经不同的路径传输后,到达电路中某一会合点的时间有先有后,这种现象称为逻辑竞争,而因此产生输出干扰脉冲的现象称为冒险。
竞争与冒险的识别
1 代数法
2 K图法
3 实验法
竞争与冒险的消除:加滤波电路基本的RS触发器
钟控RS触发器
钟控的D触发器(寄存器)Delay 最大的特点就是有延迟一拍(延迟一个周期) 输出值=边沿采样的是边沿前的一个微时刻的输入值
钟控T触发器 Toggle(转换键)
钟控JK触发器
- 异步优先级比同步优先级高
- 画时序图的步骤
- 时序电路的分类
1 按照时钟分类
同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。
2 按照输出分类
输出与输入变量直接相关的时序逻辑电路称为米里型电路。
输出与输入变量无直接关系的时序逻辑电路称为摩尔型电路。
- TTL与非门的工作原理
工作原理
在下面的分析中假设输入高、低电平分别为3.6V和0.3V,PN结导通压降为0.7V。
①输入全为高电平3.6V(逻辑1)
如果不考虑T2的存在,则应有UB1=UA+0.7=4.3V。显然,在存在T2和T3的情况下,T2和T3的发射结必然同时导通。而一旦T2和T3导通之后,UB1便被钳在了2.1V(UB1=0.7×3=2.1V),所以T1的发射结反偏,而集电结正偏,称为倒置放大工作状态。由于电源通过RB1和T1的集电结向T2提供足够的基极电位,使T2饱和,T2的发射极电流在RE2上产生的压降又为T3提供足够的基极电位,使T3也饱和,所以输出端的电位为UY=UCES=0.3V, UCES为T3饱和压降。
可见实现了与非门的逻辑功能之一:输入全为高电平时,输出为低电平。
②输入低电平0.3V(逻辑0)
当输入端中有一个或几个为低电平0.3V(逻辑0)时,T1的基极与发射级之间处于正向偏置,该发射结导通,T1的基极电位被钳位到UB1=0.3+0.7=1V。T2和T3都截止。由于T2截止,由工作电源VCC流过RC2的电流仅为T4的基极电流,这个电流较小,在RC2上产生的压降也小,可以忽略,所以UB4≈VCC=5v,使T4和D导通,则有:UY=VCC-UBE4-UD=5-0.7-0.7=3.6V。
可见实现了与非门的逻辑功能的另一方面:输入有低电平时,输出为高电平。
综合上述两种情况,该电路满足与非的逻辑功能,是一个与非门。
TTL与非门电路基本结构由3部分构成:输入级、中间级和输出级。因为电路的输入端和输出端都是三极管结构,所以称这种结构的电路为三极管—三极管逻辑电路。
输入级:输入级是一个与门电路结构。T1是多发射极晶体管,可以把它的集电结看成一个二极管,把发射结(三个发射结)看成是与前者背靠背的3个二极管
中间级:由三极管T2和电阻RC1、RE2组成。在电路的开通过程中利用T2的放大作用,为输出管T3提供较大的基极电流,加速了输出管的导通。所以,中间级的作用是提高输出管的开通速度,改善电路的性能。
输出级:由三极管T3、T4、二极管D和电阻RC4组成。如图3所示,图3(a)是前面讲过的三极管非门电路,图3(b)是TTL与非门电路中的输出级。从图中可以看出,输出级由三极管T3实现逻辑非的运算。但在输出级电路中用三极管T4、二极管D和RC4组成的有源负载替代了三极管非门电路中的RC,目的是使输出级具有较强的负载能力。
OC门
OC(open collector)门,又称 集电极开路门。
OD门(Open Drain, 漏极开路门,对场效应管而言)。实际使用中,有时需要 两个或两个以上与非门的输出端连接在同一条导线上,将这些与非门上的数据(状态电平)用同一条导线输送出去。因此,需要一种新的与非门电路–OC门来实现 “线与逻辑”
1: 实现与或非逻辑,用做电平转换,用做驱动器。由于OC门电路的输出管的集电极悬空,使用时需外接一个 上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平,此外为了加大输出引脚的 驱动能力,上拉电阻阻值的选择原则,从降低功耗及芯片的灌电流能力考虑应当足够大;从确保足够的驱动电流考虑应当足够
2: 线与逻辑,即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用,而一般TTL门输出端并不能直接并接使用,否则这些门的输出管之间由于低阻抗形成很大的短路电流(灌电流),而烧坏器件。在硬件上,可用OC门或三态门(ST门)来实现。 用OC门实现线与,应同时在输出端口应加一个上拉电阻。
3: 三态门(TS门)主要用在应用于多个门输出共享数据总线,为避免多个门输出同时占用数据总线,这些门的使能信号(EN)中只允许有一个为有效电平(如高电平),由于三态门的输出是推拉式的低阻输出,且不需接上拉(负载)电阻,所以开关速度比OC门快,常用三态门作为输出缓冲器。
虚线框内就是OC门的电路图
可以看出T3管集电级没有接任何东西所以叫集电级开路,也就是OC门
正常工作时必须外接电阻R,电源可以是和电源一样,也可以不一样
工作原理和TTL电路分析一样AB只要有一个为低电平,T2和T3都不会导通
只有A和B都为高电平T2和T3才会同时导通
OC门逻辑表达式
Y = AB的反 这个电路必须外接电阻Rl
三态门
三态门是指逻辑门的输出有三种状态:高电平状态、低电平状态、高阻状态。
其中,高阻状态相当于隔离状态(因为高阻状态电阻很大,相当于开路)
通常三态门有一个EN使能控制端,用于控制门电路的通断(即通过EN使能控制,处于高阻态就是电路断开,非高阻态就是电路导通)
现如假设EN高电平有效,
当EN=1时,门电路导通,三态门电路呈现正常的 0 或 1 的输出;(电路导通)
当EN=0时,门电路断开,三态门电路给出高阻状态的输出;(电路断开)
高电平,低电平可以由内部电平拉高或者拉低;高阻态时引脚对地的电阻无穷大。
高阻态相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它,所以设置这样一个状态使它处于断开状态)。
三态门是一种扩展逻辑功能的输出级;三态门同样也是一种控制开关。(通过控制三态门是高阻态还是非高阻态,来表示三态门是导通还是断开)
三态门主要是用于总线的连接,因为总线在同一个时间内,只有一个设备有效;
通常在数据总线上接有多个器件,每个器件通过OE/CE之类的信号选通。同一时刻只有一个设备选通,用于数据传输;其他设备处于高阻态,相当于没有接在总线上,不影响其它器件的工作。
因此,如果设备端口需要挂在一个总线上,必须通过三态缓冲器,因为在一个总线上同时只能有一个端口作输出,这时其他端口必须在高阻态。
这两个三态门是相反的,而且一个是低电平有效,另外一个是高电平有效
脉冲波形的产生和整型
555定时器
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