前言

经常有朋友会问我,“我这个方案是用A家的FPGA还是X家的FPGA呢?他们的容量够不够呢?他们的容量怎么比较呢?”当然,在大部分时候,我在给客户做设计的时候,直接会用到最高容量的产品,因为我们的产品对成本不敏感。不过,在此还是比较一下两家的产品,简单写写一些自己的想法,供大家参考,如有不对的地方,还请指正!

进入正题

要比较Xilinx和Altera的FPGA,就要清楚两个大厂FPGA的结构,由于各自设计的不同,两家的FPGA结构各不相同,参数也各不相同,但可以统一到LUT(Look-Up-Table)查找表上。

下图就是A家的Cyclone IV系列片子的参数:

可以看到,A家的片子,用的是LE这个术语。

而下图是X家的Spartan-6 片子资料:

X家用的是CLB这个术语作为基本单元。

再看看两家的基本单元有何不同:

A家的LE如下图:

就是一个4输入LUT+FF构成

而X家的CLB如下:

一个CLB由2个SLICE构成,一个SLICE含有4个6输入LUT,所以LUT=8*CLB。

这样的话,可以较比一下。EP4CE6基本就和XC6SLX9一个级别。。。。当然A家的片子是4输入LUT远比不上X家的6输入LUT。而X家的S-6片子,一个Slice内部有4个lut,8个FF。简而言之,一个Slice=四个LE。要注意的是A家C5以下的片子是4输入LUT而X家的是6输入LUT,差别也较大。如果不考虑FF,那么一个X家的slice=4个A家的LE。例如XC6SLX16含有2278个slices=EP4CE10(9000LE)的样子。当然,S-6的FF多一倍,达到了18224个。

在Virtex-5中(我们的设计大部分是Virtex,V5V6V7),一个Slice包含了4个LUT和4个FF。所以单纯从逻辑资源来看,S-6一个Slice比V-5的Slice强。当然V5的GTPGTX等等还有IO数量是S-6赶不上的。当然,A家的Cyclone V系列的片子,内部和前几代完全不同,采用了从高端的Stratix系列下放的技术,在新设计时,值得推荐~!

Xilinx Altera FPGA中的逻辑资源(Slices VS LE)比较相关推荐

  1. FPGA基础知识2(Xilinx Altera FPGA中的逻辑资源 --Slices VS LE比较)

    来源:http://www.union-rnd.com/xilinx-vs-altera-slices-vs-les/ 前言 经常有朋友会问我,"我这个方案是用A家的FPGA还是X家的FPG ...

  2. FPGA基础知识 2(Xilinx/Altera FPGA 中的逻辑资源--Slices VS LE 比较)

    前言 经常有朋友会问我,"我这个方案是用A家的FPGA还是X家的FPGA呢?他们的容量够不够呢?他们的容量怎么比较呢?"当然,在大部分时候,我在给客户做设计的时候,直接会用到最高容 ...

  3. Xilinx Altera FPGA中的逻辑资源(Slices VS LE)比较

    前言 经常有朋友会问我,"我这个方案是用A家的FPGA还是X家的FPGA呢?他们的容量够不够呢?他们的容量怎么比较呢?"当然,在大部分时候,我在给客户做设计的时候,直接会用到最高容 ...

  4. Xilinx FPGA中全局时钟资源的使用方法

    1. IBUFG 即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲.所有从全局时钟管脚输入的信号必须经过IBUFG单元,否则在布局布线时会报错.IBUFG支持AGP,CTT,GTL,GTL ...

  5. altera fpga 型号说明_A/X家FPGA架构及资源评估

    欢迎FPGA工程师加入官方微信技术群 点击蓝字关注我们FPGA之家-中国最好最大的FPGA纯工程师社群 评估对比xilinx以及altera两家FPGA芯片逻辑资源. 首先要说明, 现今FPGA除了常 ...

  6. FPGA 设计怎样进行面积优化(逻辑资源占用量优化)

    FPGA面积优化 1 对于速度要求不是非常高的情况下,我们能够把流水线设计成迭代的形式,从而反复利用FPGA功能同样的资源. 2 对于控制逻辑小于共享逻辑时,控制逻辑资源能够用来复用,比如FIR滤波器 ...

  7. 关于fpga的语言逻辑异步电路同步时序电路终于读懂了

    原文链接: http://m.elecfans.com/article/575270.html 从大学时代第一次接触FPGA至今已有10多年的时间,至今记得当初第一次在EDA实验平台上完成数字秒表.抢 ...

  8. FPGA 中时钟信号的总结

    数字电路中,时钟是整个电路最重要.最特殊的信号. 第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错. 第二, 时钟信号通常是系 ...

  9. FPGA中LUT设计

    在FPGA中,实现逻辑的基本单元是查找表(LUT)而非基本门电路.目前的FPGA中,单一LE或者Cell通常能实现至少4输入查找表的逻辑功能. 4输入查找表可以看成是具有4位地址1位数据的存储器,能够 ...

最新文章

  1. eclipse 导出项目到 android studio .so 库
  2. 线性求逆元模板_ACM 数论基本模板
  3. [转载]Windows Phone 系列- 本地数据存储
  4. 随着计算机网络的广泛应用,【网络技术论文】计算机网络技术的广泛应用探析(共3558字)...
  5. 5009. tinyfsm有限状态机
  6. 余承东:华为Mate 30 RS保时捷设计 9月19日发布
  7. Java学习笔记十:Java的数组以及操作数组
  8. 如何在Windows即服务上安装Memcached Server
  9. FPN网络详解——feature pyramid network
  10. 学习数据库Mysql/Oracle/SQL从入门到进阶书籍pdf版吐血整理推荐附网盘链接(珍藏版)
  11. 正确认识计算机专业,如何正确认识计算机科学与技术专业
  12. GitHub 漫游指南
  13. java做 binggo,CONTRIBUTING.md
  14. webrtc音频QOS方法三(回声的产生及抑制)
  15. 计算机主机运行显示器没反应,启动电脑显示器没反应 启动电脑显示器没反应是什么原因...
  16. 转载 编程新手入门
  17. NOTE_网络存储-1 by 张冬
  18. 浅谈Warshall算法
  19. Hadoop Streaming 实战: 实用Partitioner类KeyFieldBasedPartitioner
  20. 开始协议处理句柄[http-nio-8080]_微软win10发布KB4520062更新,解决登录黑屏和开始菜单空白等问题...

热门文章

  1. html怎么在jupyter编辑,jupyter home jupyter环境变量怎么设定
  2. erp系统源码php_最新仿金蝶 PHP电商ERP进销存系统软件 带扫描功能
  3. 软件one pin错误是啥意思_理想ONE,从交车就开始道歉,是有礼貌的新势力
  4. 时针与分针的夹角的易错点
  5. 计算机网络—数据链路层设备与两种域的区别
  6. 无根树的同构:Hash最小表示法(bzoj 4337: BJOI2015 树的同构)
  7. bzoj 3503: [Cqoi2014]和谐矩阵(高斯消元)
  8. csdn发布文章无法查看
  9. java cookie 永久_java web中cookie的永久创建与撤销
  10. linux ns级定时器_linux学习13,一文弄懂内核的“绝对公平调度”机制是如何设计的...