FPGA系统性学习笔记连载_Day8【4位乘法器、4位除法器设计】 【原理及verilog实现、仿真】篇
FPGA系统性学习笔记连载_Day8【4位乘法器、4位除法器设计】 【原理及verilog实现、仿真】篇
连载《叁芯智能fpga设计与研发-第8天》 【4位乘法器、4位除法器设计】 【原理及verilog实现、仿真】
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一、乘法器原理
1、我们先看十进制的乘法过程
可以看出来，我们是分别用乘数的个位、十位、百位与被乘数相乘分别得到 ；
最后的结果 等于 A + B10 + C100 = 401050
2、二进制的乘法过程
可以看出来，二进制乘法和十进制是一致的
最后的结果 等于 A + B2 + C4 + D*8 = 1991
二、verilog代码实现
mult4bit.v
module mult4bit(
input [3:0] a,
input [3:0] b,
output [7:0] y
);
wire [7:0] temp1;
wire [7:0] FPGA系统性学习笔记连载_Day8【4位乘法器、4位除法器设计】 【原理及verilog实现、仿真】篇相关推荐
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