FPGA 实现 RGB 图像转 Gray

项目需求

这个实验主要是实现了图像灰度的转换，将原来的RGB565通过串口发送到FPGA开发板，然后通过算法转换实现数据的处理。

方案思路

首先通过串口发送图片数据到FPGA开发板，写入RAM中，最后在读出数据后，在ram_control模块对数据进行，然后将计算后的结果显示大到VGA屏幕上的。下面是项目的实现RTL图。

注意点

首先是这里的串口模块，我为了是显示下效果更好，使用16位数据作为图片数据。将一个像素点经过两次发送，代码还是用的原来的代码，更详细思路见串口发送图片VGA显示
第二个就是补位操作。开始的时候，进行算法计算时没有使用数据对RGB三个分量进行计算，结果显示的效果特别的暗（这里就不贴图了），补位的方式是使用相应的分量数据的低位对其低位进行补位。

R_data{doutb[15:11],doutb[13:11]}
G_data{doutb[10:5 ],doutb[6:5]}
B_data{doutb[4:0 ],doutb[2:0]}

流水线操作延时的处理方式。这里我将流水线处理的延时放在显示vga_driver模块进行处理，使用参数化，使得模块的复用性更好，具体在后文代码中展示。
小数操作与除法操作。这里基本思想是先扩大，在缩小，可以进行小数运算。除法运算就是使用移位操作。例如：a >>2就是将a缩小2²倍。同理，乘法也是一样的。
运算过程中的数据溢出！！就是在使用中间变量进行数据存储的时候，一定要保证你用来放数据的寄存器可以存的下可能的最大数据，简单来说就是不能使得数据有溢出，

处理效果与MATLAB对比

这是使用MATLAB进行处理的效果

这是使用FGGA进行处理的效果。具体看还是很不错的

代码分享

这里只分享处理模块和VGA驱动模块，其他的代码往期有，或者很简单，使用的时候需要自己生成ramIP。
计算模块，这里使用流水线，可以为代码复用有很多好处

module ram_control(//system singnalsinput                    sclk            ,input                  s_rst_n         ,//communicate with  VGA_moduleinput                    vga_clk         ,input                  ram_rd_en       ,output          [8:0]      pixel_data      ,//communicate with uart_module input                   uart_flag       ,input      [15:0]      uart_data       );
localparam RD_ADDR_END = 150*150 - 1'b1       ;
localparam para_0114_8 = 9437              ;
localparam para_0587_8 = 38469             ;
localparam para_0299_8 = 19595             ;
//---------------------------计算模块---------------------------------------
// Gray= 0.114B+ 0.587G+ 0.299R
// 精度为256 ，
//这里将数据左移8位 0.114---- 29
//这里将数据左移8位 0.587---- 150
//这里将数据左移8位 0.299---- 77
//这里设置将数据先进行，第一步，乘法，第二步，求和，（然后使用位移符号，进行判断输出----组合逻辑）
wire    [15:0]      doutb               ;
// reg  [7:0]       data_line_2_a       ;
// always @ (posedge vga_clk)
// begin
//  data_line_2_a <= (({doutb[15:11],doutb[13:11]}*para_0299_8 + {doutb[10:5 ],doutb[6:5]}*para_0587_8 + {doutb[4:0  ],doutb[2:0]}*para_0114_8) >> 16);
// end
// assign pixel_data = (data_line_2_a >= 'd255) ? 8'd255 : data_line_2_a[7:0] ;reg   [32:0]      data_line_1a        ;//这里的数据长度一定要够！！！！
reg     [32:0]      data_line_1b        ;//这里的数据长度一定要够！！！！
reg     [32:0]      data_line_1c        ;//这里的数据长度一定要够！！！！
reg     [7:0]       data_line_2         ;
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)begindata_line_1a <= 'd0;data_line_1b <= 'd0;data_line_1c <= 'd0;endelse begindata_line_1a <= {doutb[15:11],doutb[13:11]}*para_0299_8;data_line_1b <= {doutb[10:5 ],doutb[6:5]}*para_0587_8  ;data_line_1c <= {doutb[4:0  ],doutb[2:0]}*para_0114_8  ;end
end// gray = (rom_q[23:16]*19595 + rom_q[15:8]*38469 + rom_q[7:0]*7472) >> 16
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)data_line_2 <= 'd0;else data_line_2 <= ((data_line_1a + data_line_1b + data_line_1c ) >> 16);
end assign pixel_data = (data_line_2 >= 'd255) ? 8'd255 : data_line_2[7:0] ;//-----------------------------地址控制模块-------------------------------------
reg     [14:0]      addwr   ;
reg     [14:0]      addrd   ;
always @ (posedge sclk or negedge s_rst_n)
beginif(!s_rst_n)addwr <= 'd0;else if(addwr == RD_ADDR_END && uart_flag)addwr <= 'd0;else if(uart_flag)addwr <= addwr + 1'b1;else addwr <= addwr;
end
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)addrd <= 'd0;else if(addrd == RD_ADDR_END && ram_rd_en)addrd <= 'd0;else if(ram_rd_en)addrd <= addrd + 1'b1;else addrd <= addrd;
end
ram_150_16 ram_contr (.clka(sclk), // input clka.wea(uart_flag), // input [0 : 0] wea.addra(addwr), // input [14 : 0] addra.dina(uart_data), // input [15 : 0] dina.clkb(vga_clk), // input clkb.addrb(addrd), // input [14 : 0] addrb.doutb(doutb) // output [15 : 0] doutb
);
endmodule

vga驱动模块

module vga_driver(input              vga_clk         ,
input               vga_rst_n       ,output                 vga_hs          ,
output              vga_vs          ,
output  reg [15:0]  vga_rgb         ,
//读数据使能
output  reg         ram_rd_en       ,
input       [15:0]  pixel_data      );
//---------------------------------常规---------------------------------
reg     [9:0]       cnt_h       ;
reg     [9:0]       cnt_v       ;
parameter Hor_Total_Time        = 800  ;       //行显示帧长parameter Hor_Sync               = 96   ;       //行同步脉冲
parameter Hor_Back_Porch        = 48   ;       //行显示后沿
parameter Hor_Addr_Time         = 640  ;       //行显示区域
parameter Hor_Front_Porch       = 16   ;       //行显示前沿parameter Ver_Total_Time         = 525  ;       //列显示帧长parameter Ver_Sync               = 2        ;       //列同步脉冲
parameter Ver_Back_Porch        = 33   ;       //列显示后沿
parameter Ver_Addr_Time         = 480  ;       //列显示区域
parameter Ver_Front_Porch       = 10   ;       //列显示前沿+列显示前门列parameter PIC_SIZES              = 150  ;       //图片尺寸大小//------------------------------------------------------------------
always@(posedge vga_clk or negedge vga_rst_n)
beginif(!vga_rst_n)cnt_h <= 'd0;else if(cnt_h == ( Hor_Total_Time - 1'b1) )cnt_h <= 'd0;else cnt_h <= cnt_h + 1'b1;
end
always@(posedge vga_clk or negedge vga_rst_n)
beginif(!vga_rst_n)cnt_v <= 'd0;else if(cnt_v == (Ver_Total_Time - 1'b1) && (cnt_h == Hor_Total_Time - 1'b1) )cnt_v <= 'd0;else if(cnt_h == (Hor_Total_Time - 1'b1))cnt_v <= cnt_v + 1'b1;
end assign vga_hs   =  (cnt_h < Hor_Sync)   ?   1'b1   :   1'b0; //从0开始计数，当到达96的时候，拉低
assign vga_vs   =  (cnt_v < Ver_Sync)   ?   1'b1   :   1'b0;
//这里使用参数化，对于要提前的时钟周期直接定义即可
localparam  TIME_DELAY          =          2       ;
//读数据使能，需要提4个时钟周期,读数据需要一个时钟周期，处理数据需要三个时钟周期
always@(posedge vga_clk or negedge vga_rst_n)
beginif(!vga_rst_n)ram_rd_en <= 1'b0;elseif (  cnt_v >      (Ver_Sync + Ver_Back_Porch  )              && cnt_v <=     (Ver_Sync + Ver_Back_Porch + PIC_SIZES  )     &&cnt_h >    (Hor_Sync + Hor_Back_Porch - TIME_DELAY + 1'b1 )                 && cnt_h <=     (Hor_Sync + Hor_Back_Porch + PIC_SIZES - TIME_DELAY + 1'b1 ) )ram_rd_en <= 1'b1;else ram_rd_en <= 1'b0;
endreg vga_en;
always@(*)
beginvga_en <= (cnt_h > (Hor_Sync + Hor_Back_Porch) && cnt_h <= (Hor_Sync + Hor_Back_Porch + Hor_Addr_Time) && cnt_v > (Ver_Sync + Ver_Back_Porch) && cnt_v <= (Ver_Sync + Ver_Back_Porch + Ver_Addr_Time));
end
always@(*)
beginif(vga_en)begin if(    cnt_v >      (Ver_Sync + Ver_Back_Porch ) && cnt_v <=   (Ver_Sync + Ver_Back_Porch + PIC_SIZES) &&cnt_h >  (Hor_Sync + Hor_Back_Porch ) && cnt_h <=   (Hor_Sync + Hor_Back_Porch + PIC_SIZES) )vga_rgb <= pixel_data;else if(cnt_v >= (Ver_Sync + Ver_Back_Porch  - 1'b1) && cnt_v < (Ver_Sync + Ver_Back_Porch  + 159 - 1'b1) )vga_rgb <= {5'h1f,11'h0};else if(cnt_v >= (Ver_Sync + Ver_Back_Porch  + 159 - 1'b1) && cnt_v < (Ver_Sync + Ver_Back_Porch  + 319 - 1'b1) )vga_rgb <= {5'h0,6'h3f,5'h0};else if(cnt_v >= (Ver_Sync + Ver_Back_Porch  + 319 - 1'b1) && cnt_v < (Ver_Sync + Ver_Back_Porch  + 480 - 1'b1) )vga_rgb <= {5'h0,6'h0,5'h1f};else vga_rgb <= 16'd0;end else vga_rgb <= 16'd0;
end
endmodule

反思与总结

这次做这个花的时间不是很多，主要时间花在了数据的处理运算，以及数据补位问题，还是够细心，考虑的还是不够。对于数据的处理，这里其实也不是很难，多多参考大佬的博文。学习！！感谢
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