基于FPGA的RGB图像转 Ycbcr图像实现 gray图像

Ycbcr图像

这里不解释过多，引荐一片论文。参考《基于FPGA的一种色空间转换算法的设计与实现_丁博文》，这篇论文里面讲的很清楚，还有其他的概念和算法的展示。

这里我使用Y分量实现显示的效果。可以自己对比与灰度转换的效果。主要前面都有，这里就是就是没有什么问题，可以很简单的实现功能。初始化的时候可以直接给一张图片，这样仿真可以看出一个大致的结果了。

算法见代码，代码中这里只展示计算模块。使用时我将模块的其他两个变量注释掉了。但是这里我将其他计算没有注释，为了仿真效果。

代码展示

`timescale 1ns / 1ps
module ram_control(//system singnalsinput                   sclk            ,input                  s_rst_n         ,//communicate with  VGA_moduleinput                    vga_clk         ,input                  ram_rd_en       ,output          [7:0]      pixel_data      ,//communicate with uart_module input                   uart_flag       ,input      [15:0]      uart_data       );
localparam RD_ADDR_END = 150*150 - 1'b1       ;
//---------------------------计算模块---------------------------------------第一级流水线计算所有乘法；
wire    [15:0]      doutb               ;reg    [31:0]      Y_data_line_1r      ;//这里的数据长度一定要够！！！！
reg     [31:0]      Y_data_line_1g      ;//这里的数据长度一定要够！！！！
reg     [31:0]      Y_data_line_1b      ;//这里的数据长度一定要够！！！！always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginY_data_line_1r <= 'd0;Y_data_line_1g <= 'd0;Y_data_line_1b <= 'd0;endelse beginY_data_line_1r <= {doutb[15:11],doutb[13:11]}   *   77      ;Y_data_line_1g <= {doutb[10:5 ],doutb[6:5]}        *   150     ;Y_data_line_1b <= {doutb[4:0  ],doutb[2:0]}        *   29      ;end
endreg  [31:0]      Cb_data_line_1r     ;//这里的数据长度一定要够！！！！
reg     [31:0]      Cb_data_line_1g     ;//这里的数据长度一定要够！！！！
reg     [31:0]      Cb_data_line_1b     ;//这里的数据长度一定要够！！！！always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginCb_data_line_1r <= 'd0;Cb_data_line_1g <= 'd0;Cb_data_line_1b <= 'd0;endelse beginCb_data_line_1r <= {doutb[15:11],doutb[13:11]}   *   43      ;//-Cb_data_line_1g <= {doutb[10:5 ],doutb[6:5]}    *   85      ;//-Cb_data_line_1b <= {doutb[4:0  ],doutb[2:0]}    *   128     ;//+end
endreg  [31:0]      Cr_data_line_1r     ;//这里的数据长度一定要够！！！！
reg     [31:0]      Cr_data_line_1g     ;//这里的数据长度一定要够！！！！
reg     [31:0]      Cr_data_line_1b     ;//这里的数据长度一定要够！！！！always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginCr_data_line_1r <= 'd0;Cr_data_line_1g <= 'd0;Cr_data_line_1b <= 'd0;endelse beginCr_data_line_1r <= {doutb[15:11],doutb[13:11]}   *   128     ;//+Cr_data_line_1g <= {doutb[10:5 ],doutb[6:5]}   *   107     ;//-Cr_data_line_1b <= {doutb[4:0  ],doutb[2:0]}    *   21      ;//-end
end
//---------------------------计算模块---------------------------------------第二级流水线计算所有加法，把正的和负的分开进行加法；
reg [31:0] Y_data_r;
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)Y_data_r <= 'd0;else Y_data_r <= ((Y_data_line_1r + Y_data_line_1g + Y_data_line_1b) >> 8);
end
assign pixel_data = ( (Y_data_r >= 'd255) ? 'd255 : Y_data_r[7:0] );
reg [31:0] Cb_data_r_minus              ;
reg [31:0] Cb_data_r_positive           ;
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginCb_data_r_minus       <=  'd0        ;Cb_data_r_positive     <=  'd0        ;endelse beginCb_data_r_minus <= ((Cb_data_line_1r + Cb_data_line_1g) >> 8);//-Cb_data_r_positive <= (Cb_data_line_1b >> 8)            ;//+end
end
reg [31:0] Cr_data_r_minus              ;
reg [31:0] Cr_data_r_positive           ;
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginCr_data_r_minus       <=  'd0        ;Cr_data_r_positive     <=  'd0        ;endelse beginCr_data_r_minus <= ((Cr_data_line_1b + Cr_data_line_1g) >> 8);//-Cr_data_r_positive <= (Cr_data_line_1r >> 8)            ;//+end
end
// ---------------------------计算模块---------------------------------------第三级流水线计算最终的和，若为负数取 0wire sign_cb;
wire sign_cr;
assign sign_cb = (Cb_data_r_positive + 'd128 >= (Cb_data_r_minus));
assign sign_cr = (Cr_data_r_positive + 'd128 >= (Cr_data_r_minus));
reg [15:0] Cb_data_r;
reg [15:0] Cr_data_r;
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)beginCb_data_r <= 'd0;Cr_data_r <= 'd0;endelse beginCb_data_r <= sign_cb ? (Cb_data_r_positive - Cb_data_r_minus + 'd128) : 18'd0;Cr_data_r <= sign_cr ? (Cr_data_r_positive - Cr_data_r_minus + 'd128) : 18'd0;end
end
wire  [7:0] Cb_data;
wire  [7:0] Cr_data;
assign Cb_data = (Cb_data_r >= 'd255) ? 'd255 : Cb_data_r[7:0];
assign Cr_data = (Cr_data_r >= 'd255) ? 'd255 : Cr_data_r[7:0];
//-----------------------------地址控制模块-------------------------------------
reg     [14:0]      addwr   ;
reg     [14:0]      addrd   ;
always @ (posedge sclk or negedge s_rst_n)
beginif(!s_rst_n)addwr <= 'd0;else if(addwr == RD_ADDR_END && uart_flag)addwr <= 'd0;else if(uart_flag)addwr <= addwr + 1'b1;else addwr <= addwr;
end
always @ (posedge vga_clk or negedge s_rst_n)
beginif(!s_rst_n)addrd <= 'd0;else if(addrd == RD_ADDR_END && ram_rd_en)addrd <= 'd0;else if(ram_rd_en)addrd <= addrd + 1'b1;else addrd <= addrd;
end
ram_150_16 ram_contr (.clka(sclk), // input clka.wea(uart_flag), // input [0 : 0] wea.addra(addwr), // input [14 : 0] addra.dina(uart_data), // input [15 : 0] dina.clkb(vga_clk), // input clkb.addrb(addrd), // input [14 : 0] addrb.doutb(doutb) // output [15 : 0] doutb
);
endmodule

这里我初始化数据，这里面有数据。仿真截图如下

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