8，JESD204B协议介绍

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一，数据信号电平

ADC与FPGA之间的JESD204B数据传输采用的是CML电平标准，且为交流耦合，不需要外部匹配，使用起来很方便。FPGA接收端的MGT都会有内部匹配电路，无需用户自己设置外部上下拉电阻，如图1所示为ADC与FPGA之间的JESD204B数据通路。

图1：JESD204B数据传输交流耦合

CML电平标准的详细内容百度一大堆，这里就不详细介绍了，其电平的示意图如图2所示。

图2：CML信号电平示意图

针对ads52j90这款芯片数据手册给出的值，如图3所示，我们知道Vhigh为1.2V, Vlow为0.8V，共模电压VCM为1V。因此差分信号的VPP=2×(Vhigh-Vlow)=800mV.

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