verilog/VHDL实现JESD204B协议

本设计实现JESD204B协议。
实现这个协议有两种方法：

1、可以通过调用IP核的形式实现。
2、通过官网datasheet的源程序进行实现。
本工程使用vivado2018仿真JESD204B协议，用verilog编写，最后仿真图如下图所示：

顶层模块设计：

module top #(
parameter DATA_WIDTH = 8,
parameter LANES = 4, // Number of lanes in the link
parameter CONVERTERS = 8, // Number of converters
parameter RESOLUTION = 11, // Converter resolution
parameter CONTROL = 2, // Number of control bit
parameter SAMPLE_SIZE = 16, // Number of bits per sample
parameter SAMPLES = 1 // Number of samples per frame
) (
input clock,
input reset,
input [SAMPLESCONVERTERSRESOLUTION-1:0] tx_datain,

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