【verilog语法】always@(*)自动添加敏感变量列表

verilog 里面，always和always@(*)有区别吗？

一般always@(*)是指里面的语句是组合逻辑的。always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说：敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。
如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行。比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mhz;

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